Logo GenDocs.ru

Поиск по сайту:  


Загрузка...

Содержание
1.2. Функционирование ЭВМ при выполнении команд
Арифметическо-логическое устройство
Устройство управления
Блок управления памятью
Блок контроля и диагностики
Рис. 1.5. Рабочий цикл
Рис. 1.6. Способы организации рабочего цикла
Магнитные ленты
Магнитные диски
Накопители на жестком диске
1.3.2. Устройства ввода и отображения служебной информации
Указательные устройства.
Струйные принтеры
Лазерные принтеры
Модемы и факс-модемы
1.4. Задачи, решаемые с использованием ЭВМ в составе информационных систем военного назначения
Получение боевой задачи
Уяснение боевой
Оценка обстановки
Выработка решения
Оформление решения
Глава 2. аппаратное обеспечение современных вычислительных систем в составе информационных систем военного назначения
Шинный интерфейс
Внутренняя кэш-память
Точка выхода микро-кода
Устройство предвыборки команд.
Устройство дешифрирования команд.
Устройство управления.
Целочисленное устройство.
Устройство с плавающей точкой.
Устройство сегментации.
Устройство страничного преобразования.
Конвейеризация команд
Системный блок.
Внешние устройства.
Внутренние устройства.
Контроллеры и устройства.
Оперативная память.
Количество памяти и возможности компьютера.
КЭШ – память.
BIOS (постоянная память).
CMOS (полупостоянная память).
Электронные платы.
Контроллеры портов ввода-вывода.
2.2. Устройства документирования служебной информации
Точечно-матричные принтеры.
2.2.2. Безударные печатающие устройства
Термографические принтеры.
Электрофотографические (лазерные) принтеры.
Электростатические принтеры.
Электрочувствительные принтеры.
Магнитографические принтеры.
Арифметическо-логическое устройство процессора
Управляющее устройство
Блок управляющих регистров
Блок связи (интерфейс процессора)
3.1.2. Адресные структуры основных типов памяти
3.1.3. Структура и формат команд
Структура команды
Способ расширения кодов операций
3.2. Способы адресации в ЭВМ
Подразумеваемый операнд
Подразумеваемый адрес
Непосредственная адресация
Прямая адресация.
Укороченная адресация
Регистровая адресация
Косвенная адресация.
Автоинкрементная и автодекрементная адресации
3.2.2. Стековая адресация
3.3. Устройства управления ЭВМ
1. Устройство управления с жесткой или схемной логикой.
2. Устройство управления с хранимой в памяти логикой (с запоминаемой или программируемой логикой).
3.3.2. Принцип микропрограммного управления
СхФАМк по значениям q(t), U(t)
3.3.3. Устройства управления с «жесткой» логикой
3.4. Принципы организации АЛУ
По способу действия над
По способу представления чисел
3.4.2. Структура и микропрограммы АЛУ при выполнении арифметических операций
Рис. 3.12. Структурная схема АЛУ для умножения целых чисел
Рг2 так, чтобы на месте анализируемого младшего разряда Рг
3.5.2. Организация прерываний в ЭВМ, система прерываний
Характеристики системы прерывания.
Затраты времени на переключение программ (издержки прерывания)
Глубина прерывания
Число классов (уровней) прерывания.
Рис. 3.13. Разделение запросов на классы прерывания
Организация перехода к прерывающей программе. Приоритетное обслуживание запросов прерывания.
Процедура прерывания с опросом источников (флажков) прерывания
Прерывание называется векторным
Программно-управляемый приоритет прерывающих программ.
Порог прерывания.
Запросы прерываний
3.6. Выполнение команд процессором
3.6.2. Конвейер операций
Синхронный конвейер операций
Асинхронный конвейер команд
Арифметический конвейер
Цепь регенерации
Каналом поиска слов
Канал воспроизведения
1. ПО МЕТОДУ ПОИСКА ИНФОРМАЦИИ ЗУ подразделяются на адресные и безадресные
2. По способу записи и считывания
3. По способу хранения информации
4. По характеру обращения к ячейкам памяти
5. По способу считывания информации зу
6. По функциональному назначению
Режимы работы зу
4.1.2. Адресная и стековая организация памяти
N n-разрядных ячеек и его аппаратурное обрамление, включающее в себя регистр адреса (РгА)
Рис. 4.2. Структура адресной памяти с произвольным обращением
БАВ дешифрирует адрес, посылает сигналы считывания в заданную адресом ячейку ЗМ
4.1.3. Ассоциативная память
Рис. 4.4. Структура ассоциативной памяти
4.2. Структура оперативных и постоянных запоминающих устройств
Запоминающие устройства типа 2D
ИнфВых Адрес
Запоминающие устройства типа 2.5D
4.2.2.Запоминающие устройства с произвольным обращением
0 (открыт транзистор Т1) или в разрядной линии 1
0, в результате чего на выходах этих усилителей оказывается потенциал логической 1
1 в триггер, находившийся перед этим в состоянии 1
SRAM намного быстрее, но плотность ее намного ниже, а цена довольно высокая. Более низкая плотность означает, что микросхемы SRA
Динамические МОП-ЗУ
0 (разряд отсутствует), но только ограниченное время из-за утечки заряда - состояние 1
R открывает транзистор T4, и емкость С
4.2.3. Постоянные ЗУ
ПЗУ обычно является адресным ЗУ
ПЗУ организуется как ЗУ
Рис. 4.11. Структура ПЗУ
Постоянные ЗУ на биаксах
1 направлен вправо, а вектор Ф
Емкостные ПЗУ
Полупроводниковые ПЗУ
ПЗУ, программируемых током: использующие плавкие перемычки и закороченные диоды. Производство таких ПЗУ
ПЗУ все плавкие перемычки целы. Программируется ПЗУ
ПЗУ до программирования адресные и разрядные шины не связаны между собой в отличие от ПЗУ
ПЗУ, программируемых током, является невозможность полной проверки ПЗУ
ПЗУ являются значительная амплитуда выходного сигнала в разрядных обмотках считывания, высокая надежность и большое быстродейств
4.3. Принципы организации кэш памяти
B0-B2 принимают значения в соответствии с алгоритмом LRU
Управление кэш-памятью.
ОЗУ, если предварительно загрузить в нее содержимое определенной области памяти и далее установить CD=1, NW=1
CD, значением сигнала на входе KEN
LRU. Вначале проверяется, к какой из пар строк L0:L1
Кэширование страниц.
PWT=1 выполняется сквозная запись текущей страницы, а при PWT=0
PCD управляет постраничным кэшированием. Внутри микропроцессора он объединен по AND
PCD=0 кэширование разрешено, а при PCD=1
PCD может быть замаскирован разрядом CD
Конвейеризация процедур цикла выполнения команды
Защита отдельных ячеек памяти
Метод граничных регистров
Метод ключей защиты
4.3.3. Устройства магнитного хранения данных
Принципы хранения данных на магнитных носителях
Способы кодирования данных.
4.3.3.1. Накопители на жестких дисках.
Принципы работы накопителей на жестких дисках.
4.3.3.2. Накопители на гибких магнитных дисках.
5.2. Методы расширения адресного пространства
5.2.1. Метод окна
5.2.2. Метод базовых регистров
5.2.3. Метод банков
5.3. Методы дешифрации адресов
5.3.1. Задание адреса с использованием полной дешифрации
5.3.2. Задание адреса с использованием частичной дешифрации
5.4. Организация виртуальной памяти
Рис. 6.1. Типы каналов: а) - мультиплексный; б) - селекторный
Блок-мультиплексные каналы
Структура байт-мультиплексного канала
Рис. 6.2. Структурная схема байт-мультиплексного канала
Структура селекторного канала
РгНПУ, заполняемый процессором при начальной выборке, указывает, с каким из периферийных устройств проводится текущая операция.
Элементы организации интерфейсов
При синхронном методе
При асинхронном методе
6.2. Интерфейс «Общая шина»
Рис. 6.7. Подключение активных устройств к арбитру
SACK - линия для передачи сигнала ответа от первоочередного претендента на подключение к магистрали; ВВSY
Магистраль свободна
6.2.2. Временные диаграммы записи и чтения
Момент времени t4.
Момент времени t5.
При чтении
Момент времени t1.
Рис. 6.10. Временная диаграмма чтения
MSYN, так как чтение уже состоялось и эти сигналы утратили актуальность. Момент времени t6.
SSYN, так как оно узнало (по снятию сигнала с линии МSYN
Режим «чтение-модификация-запись»
При выполнении прерываний
Рис. 6.11. Временная диаграмма прерывания
00FA является вектором прерывания
FА; старший байт (восемь разрядов) шины данных не используется для передачи вектора. Таким образом, на шине данных устанавливает
INTR, аналогично выдаче сигнала МSYN
6.2.3. Особенности шин расширения
ISA (Industrial Standard Architecture) и PСI
ISA приведены на рис. 6.12 (все временные параметры приве­дены для частоты SYSCLK
PСI local bus
PCI аналогичен рассмотренным ранее. Временные диаграммы циклов обмена шины PCI приведены на рис.6.13, где Т
Рис. 6.14. Классификация контроллеров
Асинхронный обмен
Канал прямого доступа
6.3.2. Пассивные контроллеры
RG1 в регистр RG2
И, в результате чего информация параллельным кодом запишется в регистр RGЗ
2АВС: [2АВС]->RО
Рис. 6.20. Контроллер с прерыванием
Рис. 6.21. Схема захвата магистрали
ТгПтЗ при этом; устанавливается в 0
INIT («общий сброс») должен быть «смешан» по схеме ИЛИ
Пример использования контроллера программируемого интерфейса для связи микроЭВМ с термопечатающим устройством.
Рис. 6.24. Использование КПИ для связи с печатающим устройством
6.4 Методы поиска источника прерываний
Метод схемного последовательного опроса
Рис. 6.27. Схемный последовательный опрос источников прерываний
Метод схемного параллельного опроса
ИЛИ на общей линии запросов ВR
BG проходит через логические элементы И
6.4.2. Канал прямого доступа в память
Рис. 7.3. Система телеобработки данных
Рис. 7.4. Вычислительная сеть
Локальная вычислительная сеть
Рис. 7.5. Локальная вычислительная сеть
Управляющие прог-раммы
Программы управления заданиями
Программы управления данными
Прикладное программное обеспечение
Функционирование СОД
Характеристики и параметры СОД. Основными характеристиками СОД являются производительность, время ответа, надежность и стоимость
Время ответа
Время выполнения задачи
Время ожидания
Характеристики надежности. Надежность
Стоимость СОД
7.1.2. Режимы обработки данных
Мультипрограммная обработка.
N – количество устройств в системе; p
N – число устройств системы, способных функционировать параллельно с каждым из N-1
Пакетная обработка данных
Режим запрос-ответ
Режим телеобработки данных.
7.2. Параллельная обработка информации, параллельные системы
Естественный параллелизм независимых задач
Параллелизм независимых ветвей
7.2.2. Классификация систем параллельной обработки
Системы класса ОКОД
7.3. Многомашинные и многопроцессорные комплексы
Рис. 7.17. Структура двухмашинного комплекса
Раздельные устройства управления
Двухканальные переключатели
Адаптер канал – канал (АКК
7.3.2. Организация вычислительных процессов
7.4. Особенности реализации комплексов
Отказоустойчивые УВК с автоматической реконфигурацией
Динамическое распределение функций
Многосвязные интерфейсы
Иерархия рестартов
Микрокомандный рестарт.
Рестарт при отказе процессора.
Рестарт при сбоях и отказах в периферийных устройствах
Средства повышения ремонтопригодности.
Вычислительные комплексы с мажоритарным управлением (тройное дублирование).
Отказоустойчивые комплексы с двухуровневым дублированием (четырёхкратное дублирование).
7.4.2. Вычислительные системы сверхвысокой производительности
Конвейерная МПС
Рис. 7.20. Конвейерная ВС

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации
Рейтинг@Mail.ru