Logo GenDocs.ru

Поиск по сайту:  


Загрузка...

Шпоры по схемотехнике ЭВМ (УГАТУ-2005) - файл cshema.pottee.doc


Шпоры по схемотехнике ЭВМ (УГАТУ-2005)
скачать (1353.1 kb.)

Доступные файлы (1):

cshema.pottee.doc3767kb.16.01.2005 05:08скачать

содержание
Загрузка...

cshema.pottee.doc

Реклама MarketGid:
Загрузка...

1. V поколений схемотехники ЭВМ и их влияние на параметры ЭВМ.


I поколение. Первая релейная машина 1944 год, США – «Марк1» (РВМ). Время сложения – 0,3 с, умножения – 5,7 с. Недостаток – низкая надежность реле.1947 год – «Марк2». Операция «+» - 0,125с, «*» - 0,25с.1956 год – РВМ1, первая в СССР релейная машина. Время «+» - 0,02с, «*» - 0,05с.1942-1946 года – США – разработана первая ЭВМ – ЭНИАК. Состояла из 18 тыс. ламп, 1.5 тыс. реле, мощность 180 кВт, время «+» - 0,2мс, «*» - 2,8мс. Джордж Фон Нейман – двоичная система счисления, которая хранилась в памяти.1949 год – Англия – «+» - 70 мкс, «*» - 5,8мс.1951 год – Лебедев – малая электронная счетная машина. 1952 – Большая счетная машина, 1000 операций в секунду. 1953 – Базелевский – «стрела». 1954 – Америк – «Урал». 1958 – «М20» - Брук – 2000 операций в секунду. Запоминающее устройство (ЗУ) выполняется на магнитных барабанах электронно-лучевых трубок (ЭЛТ) (память). Быстродействие 1мс, ρ=1эл*10см3. Решали узко специфические задачи. II поколение. 1955 год – Полупроводниковые приборы (п/п). 55-65 годы – на основе п/п элементов, техническая база – печатный монтаж. На магнитных сердечниках. Понизилась величина рабочего тока, снизилась потребляемая мощность, операция «+» - 1 мкс, ρ увеличилась в 6-8 раз, она стала равна 2-3эл/см3. III поколение Интегральные микросхемы – снижается масса, габариты, стоимость, повышается быстродействие.1972 год – ЕС 1010, ЕС 1012, ЕС 1018 … .с 65 по 70 года быстродействие 10 нс, ρ=10-12эл/см3.1970-1980 – БИС – ρ=1000эл/см3, быстродействие 1нс. Технологическая база – многослойный печатный монтаж. Память – на миниатюрных магнитных сердечниках, построение – на п/п элементах. IV поколение. С 1980 года СБИС. Ρ=1000000эл/см3. СССР – «Эльбрус» - быстродействие – 800 млн операций в секунду. Объем хранимой инфы – 1014 символов. ЗУ на ИС и п/п. Диалоговый режим работы с машиной.

frame1

2. Классификация интегральных микросхем


^ 1.по функциональному назначению:

- логические элементы – изменяют входной электронный сигнал, а следовательно изменяется сигнал на выходе, они бывают конденационного f1(t)=f(x1(t), x2(t), … , xn(t)) и последовательностного f1(t)=f(x1(t), x2(t), … , xn(t), z(t-1)) типов.

- запоминающие – хранят информацию, бывают активные (есть «0» и «1» - свой электрический уровень) и пассивные (запись и считывание информации связано с изменением физического состояния).

- вспомогательные – служат для обеспечения электрического и временного согласования работы логических и запоминающих эл-ов (усилители, преобразователи сигналов, генераторы).

^ 2. по типу связи м/у ИС:

- потенциальные – лог «0» и «1» соответствует низкий и высокий уровни тока I и напряжения U. Сигнал остается неизменным, не менее одного периода синхроимпульса. ИС связаны м/у собой с помощью резисторов, диодов и транзисторов.

- импульсные – «1» равна синфазный импульс синхроимпульса.

- импульсно-потенциальные.

frame2

3. Параметры и характеристики ИМ


frame3

4. Методика синтеза многовходовых комбинационных схем.


^ КОМБИНАЦИОННЫЕ СХЕМЫ

1. Преобразуем ф-ию в СДНФ или составим табл истинности

2. Проводим минимизацию с помощью карт Карно или диаграмм Вейтча

3. Используем целые ф-ии или их части для построения др ф-ий

4. Полученное выражение переводим в нужный базис

5. Строим принципиальную электрическую схему

6. Проверяем работу полученной схемы с помощью временной диаграммы
Дана – табица истинности: x1,x2,x3, f1…,f(инд.m). Карта Карно – это графическое представление таблицы истинности. Надо составить матрицу переходов 00, 10, 01, 11 в соответствии таблицы истинности и потом заполнять карту Карно. Карта Карно на 3 переменных – это уже пространственная фигура. Карта Карно на 4 переменных: 2(с.4)=16 клеток. Склеивается по горизонтальным и вертикальным сторонам. Между строками таблицы истинности и клетками в карте Карно существует взаимнооднозначное соответствие. Правила работы с картой Карно: 1) рядом стоящие клетки объединяются в группы, 2) групп должно быть как можно меньше. 3) группа должна быть как можно больше. 4) в группе должно быть 2(с.n) клеток, 5) группа должна быть прямоугольной, 6) группы между собой могут пересекаться – иметь общие клетки. Чтобы написать выражение: 1) из группы выбирают переменные, чьи значения в пределах группы не изменили свое значение, те которые поменяли – теряются, 2) если переменная =0, записываем ее с отрицанием, если =1, без отрицания. Если в группы объединяем единицы, то f=…, если нули, то f(в)=…

5. Классификация триггерных устройств


1. по функциональному назначению: RS-, T-, D-, DV-, JK- и т.д.

2. По способу записи информации в триггер: асинхронные (запись осуществляется непосредственно с поступления информационных сигналов на вход) и синхронные (запись осуществляется только при подаче синхроимпульса)

^ 3. По способу управления информацией: со статическим управлением (изменение информации при наличии уровня) и с динамическим (запись информации при изменении уровня)

4. Одноступенчатые и многоступенчатые

кол-во различных схем N=52n, n – количество сигналов на входе.

6. RS - триггер: асинхронный и синхронный (базис И-НЕ)


frame4

7. RS - триггер: асинхронный и синхронный (базис ИЛИ-НЕ)


frame7



8. MS-триггер.


Если в столбце QS+1 таблицы переходов проектируемого триггера имеется значение не QS, то Q и не Q является аргументом функций f1 и f2. Для обеспечения правильного переключения триггера в этом случае необходимо включить элементы задержки. Однако при построении триггеров на потенциальных элементах не могут быть использованы элементы задержки, содержащие реактивные компоненты, так как это накладывало бы ограничения на длительности входных сигналов триггера. В потенциальной системе элементов должна быть обеспечена правильная работа триггера при любой длительности входных сигналов, если она превышает некоторое минимально допустимое значение. В этом случае на элементах И-НЕ и ИЛИ-НЕ триггеры строят по MS-схеме или по схеме трех элементарных триггеров.Первый способ заключается в использовании двух элементарных ЗЭ: основного M-триггера и вспомогательного S-триггера. Структура однотактного MS-триггера:

Запись в М-триггер тактируется сигналом С, а в S-триггер - сигналом F. Передача информации из M-триггера в S-триггер осуществляется через вентили В. Наибольшее распространение получили MS-триггеры с инвертором в цепи С и MS-триггеры с запрещающими связями. Схемы указанных триггеров на элементах И-НЕ приведены соответственно на рис. 7 и рис. 8, где элементы 1, 2 образуют M-триггер, а элементы 5, 6 - S-триггер. Вентилями 3, 4 в схеме на рис. 7 управляют сигналы с выхода инвертора 7, а в схеме на рис. 8 - сигналы f1 и f2. По схеме на рис. 8 могут быть построены как синхронные, так и асинхронные триггеры. В схемах на рис. 7 и рис. 8 элементы И-НЕ могут быть заменены на элементы ИЛИ-НЕ. Триггеры, выполненные по MS-схеме, называют триггерами с потенциальной записью информации. Запись информации в M-триггеры осуществляется так же, как и в элементарные ЗЭ. Перепись информации из M-триггеров в S-триггеры осуществляется при снятии активного вектора входных сигналов триггера.

Пример.

RS-триггер синхронный двухступенчатый со статическим управлением.



frame10

9. T-триггер.

frame11

10. D-триггер


frame13

11. JK-триггер.


frame15

Универсальный JK-триггер

Универсальный JK-триггер может использоваться как D, T и RS-триггер.
frame17

12. DV-Триггер.


- (на рисунке).

frame18

13.

14. Синхронный триггер с динамическим управлением




frame20

15. Триггер Шмидта



Задача: на несколько порядков улучшить (усилить) крутизну фронтов логических элементов.


Триггер Шмидта на операционном усилителе

Uср – порог срабатывания,

Uоп – порог опускания.

Uср=Uoп + UR1=Uоп +

+ (U+вых - Uоп)R1/(R1+R2)=

=Uоп + (U+вых – Uоп)æ,

Uоп – опорное.

Uопускания=Uоп – UR1,

Uоп – (U-вых + Uоп)R1/(R1+R2).

Uг=Uср – Uотг = æ(U+вых + U-вых).

16.

17. Назначение, классификация, функции и операции выполняемые регистрами.


^ Регистр - упорядоченная последовательность триггеров, предназначенная для хранения слов и выполнения микроопераций над ними. Микрооперация - элементарное машинное действие, в результате которого изменяется значение слова или осуществляется его пересылка.

Различают синхронные и асинхронные регистры. В синхронных регистрах микрооперации выполняются по тактирующему сигналу Т. Настройка регистра на соответствующую микрооперацию осуществляется предварительной установкой на управляющих входах кода микрооперации S1, S2, …Sm. Число разрядов в коде определяется из соотношения, m ≥ log2k

где k - количество микроопераций. В асинхронных регистрах тактирующий вход Т отсутствует. Каждая i-я микрооперация выполняется под действием собственного управляющего сигнала yi. Количество таких сигналов равно числу микроопераций k, т. е. в общем случае больше, чем разрядов в коде микрооперации S1, S2, …Sm синхронного регистра. Наиболее часто на регистрах выполняют микрооперации занесения (приема, записи) слова параллельным кодом, сдвига слова, а также установки исходного (обычно нулевого) состояния. Занесение слова осуществляется через информационные входы Di (i=1,…,n). Для i-го разряда регистра можно записать Qn+1=Dn, т. е. при выполнении этой микрооперации в i-й разряд регистра записывается значение сигнала на входе Di.

Регистры, на которых выполняются микрооперации сдвига, называются сдвиговыми. Сдвиг слова может быть осуществлен влево (в сторону старших разрядов) или вправо (в сторону младших разрядов) на i разрядов одновременно, где i=1,…,n-1. Регистры, имеющие цепи как левого, так и правого сдвига, называются реверсивными. Сдвиг слова влево и вправо, например, на один разряд можно описать соответственно как и . С помощью регистров можно выполнять и другие преобразования информации, например, поразрядные логические операции: конъюнкция (); дизъюнкция (); неравнозначность (); инвертирование разрядов () и т. д.

18. Регистры приема и выдачи кода. Парафазная передача кода.


Наиболее часто на регистрах выполняют микрооперации занесения (приема, записи) слова параллельным кодом, сдвига слова, а также установки исходного (обычно нулевого) состояния. Занесение слова осуществляется через информационные входы Di (i=1,…,n). Для i-го разряда регистра можно записать =, т. е. при выполнении этой микрооперации в i-й разряд регистра записывается значение сигнала на входе Di. Выходами регистра бывают непосредственно выходы триггеров, но в ряде случаев КС (рис. 1) включает элементы, которые осуществляют выдачу информации. Выдача слова может быть осуществлена в прямом коде, и обратном коде или в парафазном коде. Кроме того, регистр может иметь выходы с тремя состояниями (состояние логического нуля, логической единицы и высокоомное состояние).

frame21

19. Регистры, выполняющие логические операции «И» и «ИЛИ».


Регистры, выполняющие логические операции “И” и “ИЛИ” это регистры выполняющие операции вида и На рисунках триггеры из регистров, которые делают только одну микрооперацию “И” и “ИЛИ” соответственно.

frame22

20. Регистр, выполняющий логическую операцию по модулю 2.


Регистры, выполняющие логические операции неравнозначности это регистры выполняющие операции вида На рисунках триггер из регистра, который делает только одну микрооперацию неравнозначности.


21. Регистры сдвига. Методика синтеза синхронных регистров сдвига. Преобразование кодов с помощью RG.


Регистры, на которых выполняются микрооперации сдвига, называются сдвиговыми. Сдвиг слова может быть осуществлен влево (в сторону старших разрядов) или вправо (в сторону младших разрядов) на i разрядов одновременно, где i=1,…,n-1. Регистры, имеющие цепи как левого, так и правого сдвига, называются реверсивными. Сдвиг слова влево и вправо, например, на один разряд можно описать соответственно как и .

frame23Синтез функции возбуждения триггеров выполняют в следующей последовательности:

1. составляют таблицу переходов i-го разряда регистра, в которой отображают состояние триггера и значения сигналов из множества в момент времени S, а для момента времени (S + 1) -новое состояние триггера ; 2. В соответствии с системой подграфов переходов используемого триггера для каждой строки полученной таблицы (для каждого перехода ) записывают требуемые значения функций возбуждения триггера; 3. выполняют синтез КС в заданном элементном базисе. Если аргументами функций возбуждения триггеров являются значения Qj, то триггеры должны обладать внутренней задержкой.

22. Демультиплексоры


frame24

23. Мультиплексоры


frame25

24. Классификация, основные параметры дешифраторов. Линейный дешифратор.


Дешифратор – Узел ЭВМ осуществляющий микроперацию преобразования входного n-разрядного числа в выходной сигнал на одной из m выходных линий, где m=2^n Деш-р. – узел комбинационного типа. Если Деш-р все комбинации полностью, то он называется полным.

Три вида дешифраторов:

- Линейные.

- Пирамидальные.

- Многоступенчатые.

frame26

25. Пирамидальный дешифратор. Шифраторы.



frame27


26. Многоступенчатый дешифратор.


frame28

27. Назначение и классификация счетчиков.


Счетчик - последовательностная схема, предназначенная для выполнения микрооперации счета и хранения слов. Число разрешенных состояний счетчиков называют его периодом, модулем или коэффициентом пересчета К. Счетчики могут быть построены на основе счетных триггеров со специальными межразрядными связями, на основе сдвигающих регистров (кольцевые счетчики) и на основе многоустойчивых элементов.

^ По характеру микрооперации счета счетчики подразделяются на суммирующие, вычитающие и реверсивные.

При поступлении очередного счетного сигнала X содержимое суммирующего счетчика увеличивается на 1, а вычитающего - уменьшается на 1. Реверсивный счетчик может выполнять как микрооперацию суммирования, так и микрооперацию вычитания, в зависимости от значения сигнала на управляющем входе Y (например, при Y=1 выполняется суммирование, а при Y=0 - вычитание).

В зависимости от основания системы счисления, в которой осуществляется микрооперация счета, различают двоичные счетчики, двоично-пятеричные, двоично-десятичные и т. д.

Счетчики классифицируются и по схемным признакам. Для построения счетчиков в потенциальной элементной базе применяются преимущественно синхронные триггеры с внутренней задержкой, что позволяет использовать на один разряд двоичного счетчика один триггер.

По способу организации цепей переноса (заема) между разрядами счетчики подразделяются на следующие типы: с последовательным переносом; со сквозным переносом; с параллельным переносом; с групповым переносом.

^ По характеру изменения состояний: если микрооперация счета выполняется в канонической двоичной системе счисления (в однородной позиционной двоичной системе счисления с естественным порядком весов), то такой счетчик называют счетчиком с естественным порядком счета. Если микрооперация счета выполняется в неканонических системах (например, символических, с искусственным порядком весов), то порядок счета считается искусственным.

^ Основными временными характеристиками счетчиков являются:

f - максимальная частота поступления счетных сигналов; t - время перехода счетчика из одного состояния в другое.

28. Асинхронные суммирующие счетчики.


При поступлении очередного счетного сигнала X содержимое суммирующего счетчика увеличивается на 1.

frame29

29. Асинхронные вычитающие счетчики.


При поступлении очередного счетного сигнала X содержимое вычитающего счетчика уменьшается на 1.

frame30

30. Основные параметры счетчиков. УГО счетчиков. Счетчик сумм. и выч.




Слева направо:

1.Асинхронный двоичный счетчик со входом сброса R и синхровходами от первого и второго триггеров С1, С2, которые изначально не соединены.

2. Асинхр. двоично-десятичный счетчик со входом установки счетчика в 9(1001) S9 и сброса R.

3. Синхронный реверсивный двоичный счетчик со входами от четырех триггеров, синхровходом С

4. Синхронный реверсивный двоично-десятичный счетчик. Остальное как у 3.

По характеру микрооперации счета счетчики подразделяются на суммирующие, вычитающие и реверсивные. При поступлении очередного счетного сигнала X содержимое суммирующего счетчика увеличивается на 1, а вычитающего - уменьшается на 1. Реверсивный счетчик может выполнять как микрооперацию суммирования, так и микрооперацию вычитания, в зависимости от значения сигнала на управляющем входе Y (например, при Y=1 выполняется суммирование, а при Y=0 - вычитание).

31. Счетчики с произвольным коэффициентом пересчета. Методы обнуления и дешифрации


1. Построить счетчик с коэффициентом пересчета M.

2. => разрядность счетчика n

3. Выбирается базовая схема счетчика MV

4. Анализируется работа счетчика М по каждому разряду, отмечается отклонение от работы счетчкика MV и вносятся коррективы в базовую схему.

5. Полученная схема проверяется с помощью временной диаграммы.

frame31

32. Счетчики с произвольным коэффициентом пересчета. Метод ОС.


1. Построить счетчик с коэффициентом пересчета M.

2. => разрядность счетчика n

3.

4. М* => x1,x2,...,xn

5. Один раз за цикл работы счетчика в любом месте по таблице истинности прибавляется M*

6. Выбирается базовая схема счетчика MV

7. Анализируется работа счетчика М по каждому разряду, отмечается отклонение от работы счетчкика MV и вносятся коррективы в базовую схему.

8. Полученная схема проверяется с помощью временной диаграммы.
frame32

33. Синхронные счетчики. Счетчики с цепью группового переноса.


В счетчиках с групповым переносом разряды разбиваются на группы (например, n разрядов разбиваются па m групп). В пределах одной группы обычно организуется параллельный перенос, а между группами - последовательный или сквозной. По такому принципу строятся и счетчики для систем счисления с основанием K > 2. В этом случае роль групп выполняют K-ичные разряды.

1. Суммирующий счетчик с групповым параллельным переносом на элементах И.





2. Вычитающий счетчик с групповым сквозным переносом на элементах И.




34. Схемотехника счетчиков с цепями переноса / Счетчики с последовательным переносом


По способу организации цепей переноса (заема) между разрядами сч. подразделяются на следующие типы: с последовательным переносом; со сквозным переносом; с параллельным переносом; с групповым переносом. В сч. с последовательным переносом перенос (заем) в соседний старший разряд формируется только после переключения триггера в предыдущем разряде, т. е. триггеры переключаются не одновременно. При проектировании таких сч. возникают трудности, связанные с необходимостью анализа не только логического уровня сигналов, формирующихся в схеме, но и моментов изменения уровней сигналов. На рис. 1 предст. фун. схема n-разрядного суммирующего сч. с посл. переносом, построенного на синхронных T-триггерах, которые переключаются по отрицательному перепаду такт. сигнала. Врем. диаг. изм. сигн. на выходах Qi(i=1..3), без учета времени перекл. триг.) показана на рис. 2.

frame33В сч. с параллельным переносом аргументами функций переносов для каждого разряда являются только сигналы на выходах триггеров соответствующих разрядов. Переносы для всех разрядов счетчика формируются одновременно (при условии, что все логические элементы в схеме имеют одинаковое время переключения). Цепи сквозного переноса организуются таким образом, чтобы функция переноса i-го разряда счетчика являлась аргументом функции переноса i+1-го разряда. В этом случае сигналы переносов для каждого разряда формируются поочередно, начиная с младших разрядов счетчика. Счетчики со сквозным переносом требуют меньшего числа входов логических элементов для организации цепей переноса, но уступают счетчикам с параллельным переносом в быстродействии. В счетчиках с групповым переносом разряды разбиваются на группы (например, n разрядов разбиваются па m групп). В пределах одной группы обычно организуется параллельный перенос, а между группами - последовательный или сквозной. По такому принципу строятся и сч. для систем счисления с основанием K > 2. В этом случае роль групп выполняют K-ичные разряды.

34а. Кольцевые счетчики


Кольцевые счетчики строятся на базе сдвиговых регистров (рис. 9). Выходы Qi регистра подключаются ко входам комбинационной схемы (КС), а выход последней - ко входу DR занесения в регистр информации последовательным кодом. Счетные сигналы Х управляют сдвигом в регистре.

frame34

35. Счетчики с параллельным переносом.


В счетчиках с параллельным переносом аргументами функций переносов для каждого разряда являются только сигналы на выходах триггеров соответствующих разрядов. Переносы для всех разрядов счетчика формируются одновременно (при условии, что все логические элементы в схеме имеют одинаковое время переключения).

Суммирующий счетчик с параллельным переносом и естественным порядком счета на синхронных T-триггерах и элементах ИЛИ-НЕ. Так как у счетчика естественный порядок счета, то:





Вычитающий счетчик с параллельным переносом и естественным порядком счета на синхронных T-триггерах и элементах ИЛИ-НЕ. Так как у счетчика естественный порядок счета, то:





Реверсивный счетчик с параллельным переносом и естественным порядком счета на синхронных T-триггерах и элементах ИЛИ-НЕ. Так как у счетчика естественный порядок счета, то:




36. Счетчики со сквозным переносом.


Цепи сквозного переноса организуются таким образом, чтобы функция переноса i-го разряда счетчика являлась аргументом функции переноса i+1-го разряда. В этом случае сигналы переносов для каждого разряда формируются поочередно, начиная с младших разрядов счетчика. Счетчики со сквозным переносом требуют меньшего числа входов логических элементов для организации цепей переноса, но уступают счетчикам с параллельным переносом в быстродействии.

Суммирующий счетчик со сквозным переносом и естественным порядком счета на синхронных JK-триггерах и элементах И. Так как у счетчика естественный порядок счета, то:





Вычитающий счетчик со сквозным переносом и естественным порядком счета на синхронных JK-триггерах и элементах И. Так как у счетчика естественный порядок счета, то:






Реверсивный счетчик со сквозным переносом и естественным порядком счета на синхронных JK-триггерах и элементах И. Так как у счетчика естественный порядок счета, то:



37. ТТЛШ (транзистор Шотки)


frame35

frame36

Основные параметры и характеристики те же что и в ТТЛ, но быстродействие у ТТЛШ в 3-4 раза лучше.

38. Эмиттерно-связная логика (ЭСЛ)


ЭСЛ является самым быстродействующим логическим элементом и используется для проектирования быстродействующих и сверхбыстродействующих БИС в силу того, что её транзисторы работают в ненасыщенном режиме и логический перепад снижен до Uп <= Up-n.

База в ЭСЛ – дифф-й каскад переключателя тока. Основная черта – ненасыщенная работа транзисторов, засчёт строгого поддержания колл. тока в заданных пределах.

Достоинства: 1. два выхода  более широкие функциональные возможности; 2. Самое большое быстродействие; 3. постоянство тока потребления; 4. Большая нагрузочная способность (15-20).

Параметры: Uпит=-5,2 В – логика отрицания; «1»=-0,9 В; «0»=-1,65 В. Быстродействие обновления 2 нс. Мощность потребления 2,5 мВт.

frame37

39. Интегрально-инжекционная логика.


frame38Основной логический элемент сформирован путем объединения горизонтального транзистора Т1 p-n-p типа с вертикальным транзистором n-p-n типа, который имеет несколько коллекторов, предназначенных для выполнения независимых логических операций в различных частях схемы. Коллектор транзистора Т1 служит базой транзистора Т2, а скрытый n+ слой Т2 используется как база Т1. Легко видеть, что эти конструктивные особенности совместо с ликвидацией резистора существенно повышают степень интеграции схем. Выходной транзистор работает в инверсном режиме. При Uвх= 0 носители в базу транзистора Т2 не поступают и на его выходе наблюдается высокий уровень сигнала. В случае высокого уровня входного сигнала Uвх ~ 0.8 В ток из транзистора Т1 инжектируется в базу Т2, переводя его в состояние насыщения. В этом случае с выхода логического элемента снимается низкий уровень логического сигнала Uкэ ~ 0.1 В.

Основное достоинство – большое кол-во компонентов и элементов, расположенных на кристалле. Основное назначение – БИС и СБИС. Используется для построения БИС серии К583 и К584. ИИЛ на диодах Шотки (И2ЛШ): в 2 раза больше быстродействие, чем у ИИЛ.

Вывод – по быстродействию И2Л уступает ТТЛ и ЭСЛ.

40. МОП логика.


МОП - это полевые транзисторы, работающие благодаря току либо дырок, либо электронов, выпол­ненные по технологии Металл-Окисел-Проводник. Основная принципиальная разница: транзисторы переключаются величиной тока протекающего в нужном направлении. Основные достоинства: 1. между стоком и истоком ток протекает в любых направлениях; 2. в нормально закрытом состоянии очень большое сопротивление. МОП транзисторы управляются током на базах. Подложка и исток соединяются вместе. Логика на p-МОП транзисторах дешевле в изготовлении. Основной недостаток – уступает по быстродействию в 10 раз логике на n-МОП транзисторах. Достоинства: 1. высокое входное сопротивление = 1014Ом. В закрытом состоянии I=0 (на практике около 0). Коэффициент нагрузочной способности N очень большой; 2. высокая технологичность, низкая себестоимость. Стоимость логики на МОП меньше, чем на биполярных транзисторах; 3. Высокая помехоустойчивость – (2-6)В. Недостатки: высокое напряжение питания, низкое быстродействие (меньше, чем у ТТЛ). Операция И образуется путем последовательного соединения транзисторов, а операция ИЛИ – путем параллельного соединения транзисторов. Для транзисторов с элект-й проводимостью. На транзисторах с дырочной проводимостью все наоборот.

frame39

41. КМОП логика.


КМОП – комплементарная МОП, предполагает одновременное использование МОП транзисторов и с p- и с n-проводимостью. Второй закрытый транзистор – резистор с большим R и не влияет на уровень выходных сигналов. В статике мощность потребления = 0, а в динамике = 2U2ипснf (зависимость от f). Работа схемы не зависит от уровня Uип(3-15В). Достоинства: высокая помехоустойчивость, допустимый уровень помех около 40-45% от Uип. Недостатки: низкое быстродействие (около 50 нс). Серия К564, К561, К764, К765. Большие возможности. Коэффициент нагрузочной способности N=15-20.

frame40

42. Монтажная логика.


Монтажная логика - логика которая создается посредством монтажа - непосредственное соединение логических выходов нескольких элементов на общую нагрузку.

Обозначение монтажной логики.

Монтажную логику можно рассматривать условно как элемент, который изображают в виде УГО элемента монтажной логики (черт.15б).

1. Термину «элемент монтажной логики» соответствует термин «элемент DOT».

2. В зависимости от вида выполняемой логической функции знак «*» следует заменять знаком «&» («монтажное И») или знаком «1» («монтажное ИЛИ»).



43. Тристабильный элемент


В общем случае выходы обычных ЛЭ соединять между собой нельзя. Допускается соединение выходов, если между собой соединяются и входы, т.е. значения сигналов на входах и выходах ЛЭ всегда совпадают. Это делают для увеличения нагрузочной способности элементов.

frame41Из таблицы видно, что при Z=0 ЛЭ не отличается от обычного 2И-НЕ элемента, но при Z=1 выход ЛЭ переходит в состояние "отключен". Примеры ЛЭ с тремя состояниями, имеющих высокую нагрузочную способность и называемых шинными формирователями (bus drivers), - микросхемы КР580ВА86, КР580ВА87. Способ обмена с помощью магистралей помимо небольших затрат оборудования очень удобен для расширения системы, когда в процессе эксплуатации требуется подключение дополнительных устройств.

45. Классификация ЗУ.


1.По назначению

СОЗУ, ОЗУ, ВЗУ, БЗУ, УО, ПЗУ

2.По адресации

1)ЗУ с произвольным доступом (выборкой), время обращения постоянное, не зависит от адреса.

2)ЗУ с последовательной выборкой, время обращения зависит от номера адреса.

3)ЗУ с циклической выборкой, обращение возможно при определенных условиях.

4)ассоциативное ЗУ (АЗУ), инф-ю ищут по части инф-ии

^ 3.По характеру хранения

1)Статические, сколь угодно долго хранят инф-ю пока есть питание.

2)Динамические, хранят инф-ю определенный интервал времени.

3)ПЗУ, хранят инф-ю и при откл. питании.

4.По кратности считывания

1)ЗУ со считыванием инф-ии без разрушения

2)с разрушением

5.По физ-хим принципу работы

1)магнитные

2)п/п

3)оптические и т.д.

6.По технологии изготовления

1)Дискретные элементы

2)Интегральные микросхемы

46. Схемотехника ЗУ с произвольной выборкой (доступом).


1) С одномерной адресацией. ЛВС – лин. выборки слова.

frame432) С двумерной адресацией, цель: сократить длину проводов, увеличить емкость.


47. ЗУ с двунаправленной шиной данных (двумерная адресация).



48. ЗУ с последовательной выборкой (доступом) (стек, модели разных стеков).


2-х типов:

1) FIFO(первым вошел – первым вышел), т.е. считывается в порядке записи

frame442) LIFO(первым зашел – последним вышел), т.е. считывание в порядке обратном записи.


49.Буферное ЗУ.


ЗУ с последовательной выборкой типа FIFO – считывается в порядке записи, но запись и чтение происходят с различными скоростями.

СУ – схема управления.


50. Статическое ОЗУ на ТТЛ структурах.


С одномерной адресацией с произвольной выборкой

ЛВС – лин. выборки слова.

frame45УС – усилитель считывания, поддерж. на вход. лин. =1,5В и реагирует на величину тока

есть ток – 1, нет тока – 0.

С двумерной адресацией.

Многоэмиттерный тр-р.

Достоинство – быстродействие.


51. Статическое ОЗУ на МОП структурах.

frame46

52. Динамические ОЗУ на МОП структурах.


Достоинства: выс. плотность упаковки, малая мощность потребления.



Uип создает потенциал высокого уровня. Закрытое состояние на выходе превратить в нужный потенциал. Не поддерживает уровень лог. нуля.


53.

54. ПЗУ однократного программирования.


Нельзя изменить инф-цию.

В отличии от статики ПЗУ хранит ин-цию и после выкл-я питания.

Сама машина изменить инф-цию не может. Процесс заполнения называется программир.

^ По способу программирования ПЗУ:

1) програм-ые в процессе изготовления

2) ПЗУ однократно прогр-ые у пользователя

3) многократно прог-ые у пользователя.
Схемотехника ЗУ програм-го у изготовителя

frame47


нет перем. – лог. 1

есть перем. – прог-ие лог 0.

прогр-ие при 10В

режим записи 5В

1)В режиме прогр-я ключ закрыт ПВ=0 Uип=10 – прогр-ие

ЛВСтроки=0 только при Вм=1. Вых. данные не передаются, то закрыт  невыбр. строк 10В. От ист-ка пит. под-ся ток от линии вых. данных.

(записыв. пережигая перемычку)

2)ключ открыт

режим чтения
frame48

55. Перепрограммируемое ПЗУ.


2 стр-ры:

1) запись с пом. эл. сигн.

2) запись и стирание с пом. эл. сигн.

frame49

56. Ассоциативное ЗУ.


ЗУ в к-ых произв-ся поиск инф-ии не по адресу, а по признакам самост. инф-ии или по др. критериям, связанным с этой инф-ией наз. АЗУ.

Критерии поиска

- на рав-во

- наибол. по знач-ю число

- наим. числа, находящиеся в задан. Пределах

frame50эл-т сложения по модулю 2
Методы ассоциатив. поиска

простые: пар-но по словам, посл-но по разрядам, полностью пар-но

сложные: упоряд. поиск идет по некот. алгоритму

57. Программируемая логическая матрица.


ПЛМ - комб. схема, к-ую м. прогр-ть под себя: реализует схему булевых ф-ций, представленных в МДНФ

Пять входных, четыре выходных сигнала:

frame51y4=F5+F6+F7=

М1 содержит j эл-ов «И» n-входовых, М2 содержит m-выходовых j-входовых «1» эл-ов.

ПЛМ программируется также: в процессе изготовления, однократно по заявке заказчика и многократно (с возможностью перезаписи информации).



58. Специализированные большие интегральные схемы (классификация методов проектирования СБИС).


Технология очень дорогая. Они имеют постоянную структуру на 50%. На самом последнем этапе, все делается под заказчика. Создание СБИС зависит от мастера.


59. Особенности конструкций БМК


БМК - Базовый Матричный Кристалл. Базовый – т.к. все элементы, за искл. слоев коммутации, явл пост и не зависят от реализуемой схемы. Матричный – т.к. простейшие эл-ты расположены на кристалле в узлах прямоугольной решетки.

Конструкция:

1. канальная структура: где м/у столбцами каналы для трассировки, ПЯ- периферийная ячейка, БЯ- базовая ячейка, КП – контактная площадка. Основной недостаток – 50-60% на каналы

2. бесканальная структура – плотноупакованная. Улучшено быстродействие, задержка на кристалле становится меньше.

3. с функционально-законченными эл-ми - явл компромиссом м/у канальной и бесканальной структурой, выделяется место для функциональных (постоянных эл-ов).

61. Основные направления БМК


1. Все параметры всех элементов. Характ-е функц-е возможности: сложность(число логич эл-ов, к-ые нужно получить), тип БЯ и ПЯ, состав (библиотека) функц-ых ячеек.

2.Электрические параметры: τ, Pпот, U, I и т.д.

3. Эксплуатационные характеристики

4. Конструктурско-технологические параметры: число БЯ, число ПЯ, трассировка.

До 20000 лог-х эл-в расположены внутри СБИС. РИСУНОК.

Этапы проектирования:

обучение методике проектирования

проектирование

опытный образец.


1. V поколений схемотехники ЭВМ и их влияние на параметры ЭВМ.

2. Классификация интегральных микросхем

3. Параметры и характеристики ИМ

4. Методика синтеза многовходовых комбинационных схем.

5. Классификация триггерных устройств

6. RS - триггер: асинхронный и синхронный (базис И-НЕ)

7. RS - триггер: асинхронный и синхронный (базис ИЛИ-НЕ)

8. MS-триггер.

9. T-триггер.


10. D-триггер

11. JK-триггер.

12. DV-Триггер.

14. Синхронный триггер с динамическим управлением
15. Триггер Шмидта

16.

17. Назначение, классификация, функции и операции выполняемые регистрами.

18. Регистры приема и выдачи кода. Парафазная передача кода.
19. Регистры, выполняющие логические операции «И» и «ИЛИ».

20. Регистр, выполняющий логическую операцию по модулю 2.

21. Регистры сдвига. Методика синтеза синхронных регистров сдвига. Преобразование кодов с помощью RG.

22. Демультиплексоры

23. Мультиплексоры

24. Классификация, основные параметры дешифраторов. Линейный дешифратор.

25. Пирамидальный дешифратор. Шифраторы.

26. Многоступенчатый дешифратор.

27. Назначение и классификация счетчиков.

28. Асинхронные суммирующие счетчики.

29. Асинхронные вычитающие счетчики.
30. Основные параметры счетчиков. УГО счетчиков. Счетчик сумм. и выч.

31. Счетчики с произвольным коэффициентом пересчета. Методы обнуления и дешифрации
32. Счетчики с произвольным коэффициентом пересчета. Метод ОС.

33. Синхронные счетчики. Счетчики с цепью группового переноса.

34. Схемотехника счетчиков с цепями переноса / Счетчики с последовательным переносом

34а. Кольцевые счетчики

35. Счетчики с параллельным переносом.

36. Счетчики со сквозным переносом.

37. ТТЛШ (транзистор Шотки)

38. Эмиттерно-связная логика (ЭСЛ)

39. Интегрально-инжекционная логика.

40. МОП логика.

41. КМОП логика.
42. Монтажная логика.

43. Тристабильный элемент

45. Классификация ЗУ.

46. Схемотехника ЗУ с произвольной выборкой (доступом).

47. ЗУ с двунаправленной шиной данных (двумерная адресация).

48. ЗУ с последовательной выборкой (доступом) (стек, модели разных стеков).

49.Буферное ЗУ.

50. Статическое ОЗУ на ТТЛ структурах.

52. Динамические ОЗУ на МОП структурах.

54. ПЗУ однократного программирования.

55. Перепрограммируемое ПЗУ.

56. Ассоциативное ЗУ.

57. Программируемая логическая матрица.

58. Специализированные большие интегральные схемы (классификация методов проектирования СБИС).

59. Особенности конструкций БМК

61. Основные направления БМК




Скачать файл (1353.1 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации
Рейтинг@Mail.ru