Logo GenDocs.ru

Поиск по сайту:  


Загрузка...

Шпоры по организации ЭВМ - файл оргЭВМ_ш норм.doc


Шпоры по организации ЭВМ
скачать (147.8 kb.)

Доступные файлы (1):

оргЭВМ_ш норм.doc353kb.19.03.2007 14:22скачать

содержание
Загрузка...

оргЭВМ_ш норм.doc

Реклама MarketGid:
Загрузка...
1. Понятие процессора, его обобщенная структура

Процессор - это центр. устройство вычисл. машины (ЭВМ), обеспечивающее обработку цифровой информации в соотв. с заданным алгоритмом.

При проектировании CPU опред-ся круг задач, для которых он предназначен. Команды и функции, которые встречаются часто, стремятся сделать аппаратно (аппаратно - это очень быстро), более редко встречающиеся - программно. CPU должен обладать алгоритмически полной системой команд.




x1-состояние ОУ

x2-команды, к-ые надо выполнить

ОУ - предст. собой совокуп-ть сумматоров, регистров, счетчиков,DC,MUX,Т и КЛС

УУ - формирует упр. возд. yi, разнесенное во времени (последов-ть импульсов). Каждый уi обеспеч. выполн. очередн. микрокоманды в ОУ.

Центр частью ОУ явл. АЛУ (ариф-лог устр).По способу представл. (организации) и обрат. инф-ции АЛУ делятся:

-ариф. с фикс (,);

- ариф. с плавающей (,);

-в D-кодах;

-операции индексной ариф-ки (работа с адресами);

-опер. спец. ариф-ки (сдвиги ариф., лог.);

- нормирование чисел;

-работа в спец. кодах;

Под одной элементарной микрооп. будем понимать одно из след. действий;

1)Записать к.-л числа в Рг/или обнуление

2)Сдвиг на 1 бит влево/вправо

3)Inc/Dec счетчика на 1

4)Работа с сумматором

5)Инверсия содержимого регистра

6)выполнение одной лог операции (+,*,не)

Если за один интервал времени можно произв. несколько м.опер, то такая совокупность м.опер. наз-ся микрокомандой(м.к.). Совокупность м.к., предназн. для выполн. одной команды, наз-ся м.программой(одна команда ассемблера).

Иерархия языков ВТ:

1)^ Принцип.эл.сх-мы (транз., диоды) (З-ны Кирхгофа,Ома; диффуры)

2)Лог схемы (“И”,”И-НЕ”,”ИЛИ”) (булева алгебра)

3)функц. узлы .процессора(Рг,Сч,См) (Язык м.прогр-я, машин. коды)

4)функц. узлы ЭВМ (Пр.,ПЗУ) (Ассемблер)

5)^ ЭВМ (ЯВУ)

6)Сеть ЭВМ (коллектив вычислителей) (яз || прогр, ОККАМ)
2. Многофункциональное арифметико-логическое устройство (АЛУ)




Счетцик циклов - присут. в опер. *,/, в него записывают код, равный разр-ти операндов.

Аппаратные затраты многофукц. АЛУ позволяют:

1)Выполн. опер + - * / чисел с фикс(,)

2)Операции лог. обр-ки ( и, или, слож. по модулю 2, сравнение операндов)

3)Использ. Рг С и D для обработки порядков позвол. выполнять операции арифм. с плавающ(,).

Это все достигается только за счет различных последовательностей управл. возд-й (yi), разной микропрограммы управления.
3. Управляющие автоматы с жесткой логикой


КЛС-комб.лог.схема ГТИ-генер.такт.имп ДШК-дш.команд

ДШТ-дш.тактов Р.К.-регистр ком.

Счетчик имеет коэфф пересчета = числу упр воздействий yn самой длинной ком-де,напр деление, для более коротких команд, напр + упр возд-я получаются из общего числа yn путем блокировки КЛС yi не участвующих в в выполн данной ком-ды, код ком-ды записыв в Р.К., ДШК опред тип выполн ком-ды и его выход в КЛС разрешает в КЛС прохождение только тех yi которые требуются при выполн данной ком-ды, особенность упр. авт-та с жестк лог-й все ком-ды выполн за одинаковое кол-во тактов соотв самой длинной ком-де. Если изм-ся микропрогр упр-е для выполн какой –либо одной ком-ды необходимо пересчитывать или пересинтезировать КЛС.




Условно по длительн-ти выполн все команды процессора делятся на группы (в данном случае на 2-короткие и длинные) кор=+/- лог, длинные = ком.использ.СЧ.циклов * и / итд.

Схема распр-анализир код ком и вкл Сч1 с небольшим числом упр возд yi если ком-да относится к коротким и Сч2 если ком длинная.
4.Управляющие автоматы с микропрограммным управленим (МПУ)




КОП-код операции qi-сост упр автомата (адр след МК)(КОП-const,

xi-const) ОУ- операционное устройство.

Код команды процессора записыв-ся в Рг.МК , этот код здает в Рг.Адр.МК область памяти ЗУ в ктр прошита МПрогр данной ком, соотв-но для каждого вида операций(другого кода ком-ды) в памяти МП выделяется своя область т.к. при выполн. МП в зависимости от признаков сост ОУ xi формир разл последов упр возд yi,то они так же оказыв влияние на адрес формиров-я след-го yi т.к. при неизменном коде опер и условиях xi возникает необход в формиров последов-ти yi , то в ЗУ прописыв-ся адрес следующ yi (адрес qi)которое формируется на следующ шаге (программный счетчик). Если в качестве ЗУ использ ПЗУ то процессор имеет жестко заданную сист команд (все микропроц-ры широкого прим так и работают) но в общем случае в место ПЗУ можно использ ОЗУ тогда проц-р можно перенастраивать под различные сист-мы команд (напр сделать совместными проги под Intel и Motorola (Mac)).

Достоинства: 1)Каждая ком имеет свою область памяти микропрограмм(измен одной ком не приводит к необх переделки остальн ком) 2)Для выполн каждой ком-ды выделяется столько времени сколько необх-мо (длительности выполн всех команд различны и минимальны)
5. Организация модулей ПЗУ

Пусть требуется подкл модуль 24 kb начиная с 0 адр, состоящий из микросх 8кх8 (нужно 3 м.сх.)




6. Организация модулей статического ОЗУ

1)Рис карту адресного простр

2)Опр область вкл каждой микросх на карте адр простр-ва . Для каждой микросх строится ДШ на опр комб ША (на ДШ поступают старш разр с ША,а младш поступ на микросх ОЗУ)




8-ми разрядные модули памяти



16-ти разрядные модули памяти

ВНЕ- выборка старшего байта.


ВНЕ

А0

0

0

0

1

1

0

1

1



16-разр слово

старший байт

младший байт

нет обр-я



При обращении к 16 разр ШД в ШУ присутсвует сигнал ВНЕ, ктр в комбина-ции с Ао обеспеч-ивает обр-е к 16 разр слову отдельно млад или отдельно старш байту.Счетчик комнд после обрпо адресу автом увел на два (слова располагаются по четным адр т.е. Ао=0).
7. Организация динамического модуля памяти (ДОЗУ)




В ДОЗУ одна ячейка памяти строится на одном полевом транзисторе (в статических ОЗУ на одну ячейку памяти прих 2 тр)



в ДОЗУ хранение инф обеспечив за счет наличия заряда на паразит-ной емкости затвора-истока. Инф в динам ячейке ч/з какое-то время пропадает за счет рассеивания заряда из-за сопротивл этой емкости. Чтобы этого не происходило инф в ДОЗУ периодически восстанавл (регенерируется) t м/у интерва регенерации для совр микросх ДОЗУ составл 8-16 мс. Регенер обычно осущ подачей напряжения питания на транз ячейки (если U есть инф восст).



RAS – строк сопровожд адр строки

CAS – строк сопровожд адр столбца


На ША контроллером ДО ЗУ выставл адр стр Ах и защелкивает-ся отриц фронтом сигнала RAS в Рг

ДОЗУ, затем контроллер ДОЗУ выставл на ША адр столбща Ау ктр защелк по отриц фронту сигн СAS, RAS=0 и CAS=0 ; вкл микр в работу и она анализир сигналы W/R и в завис от него считывает инф с ШД в себя или выдает на ШД. Появл CAS и RAS =1 переводит ее выход по ШД в 3 сост. Для того чтобы вызвать регене-рацию (в завис от типа микросх) сущ неск способов:

1)Only RAS



2)Обычно использ в встр счетчиком адреса регенер и наз-ся CAS before RAS
8. Классификация вычислительных систем по Флинну

Многомашинные и многопроцессорные ВС.

^ Микропроцессорная система - система, которая работает под управлением единой ОС.

Многомашинная система - различные ОС, где между машинами осуществляется только обмен информацией.

Повышение производительности ВТ достигается за счет:

1)Совершенствование технологии и элементов системы. Следовательно, рост такт част, освоение новых принципов (оптические процессоры, процессоры на арсениде галлия)

2)Создание коллектива вычислителей и рас||-ние вычисления – создание многомашинных и многопроцессорных систем).

^ Многопроцессорные ВС классифицируются по способу обработки информации

(Классификация по Флинну):

1. ОКОД (1 поток команд – 1 поток данных):



2. МКОД:




Пр.- конвейерная система, системы типа Cray, Ciber (быстродействие максимальное). Пр.- мультимедийные приложения, обработка изображений и звуков с максимальной производительностью.

3.ОКМД:




к/д – команда/данные.

Если ЭМ заменить ОЭВМ, то эта система – транспьютер.

Матричные процессоры – системы типа Solomon (каждый процессор работает со своим потоком данных, затем данные соединяются).

4. МКМД (система произвольной структуры):



Пр.- всевозможные нерегулярные структуры, где каждая машина работает по своим алгоритмам и образует свой поток данных.
9. Машины, управляемые потоком данных (DF-машины)

Осн. особенность таких машин отсутствие в них счетчика команд.

Машина Массачуссетского технолог ун-та



Команда выполняется тогда, когда готова командная ячейка.

УУ- ч/з схему селекции отправляет в процессорный блок те командные ячейки для которых определены операнды. Предпола-гается что все команды выполняются за 1 такт.(1 инт времени)

Использование микропроцессорной машины с применением командных ячеек позволяет распараллеливать исходный алгоритм где команды выполняются по мере готовности операндов (не нужен счетчик команд).

Пример: x1,2=(-b±(b2-4*a*c))/2*a





1 такт Я0 Я1 Я2 Я3

2 такт Я4

3 такт Я5

4 такт Я6

5 такт Я7,Я8

6 такт Я9,Я10

Коэфф распараллеливания Кр=11/6=1,8.

Машина управляемая по запросу - выполняет команды по мере необходимости .



Главная машина анализирует исходный алгоритм, разбивает его на командные составляющие и поставляет запросы подчиненным машинам на формирование требуемых фрагментов алгоритма. Так же происх. распараллеливание, но фрагменты алгоритма по мере выполнения возвращаются в главную машину.
10.Общие принципы построения RISC-процессоров. Особенности Берклинской архитектуры.

В ВТ сущ. правило 80/20: 80% времени уходит на выполн. 20% команд от полного набора инструкций процессора. Появилась задача изобретения ориентированного процессора. Перед разработчиками RISC-проц ставятся следующие задачи:

1)Выделяется область применения и класс решаемых задач, в этих задачах выделяются наиболее часто встречающиеся команды. Выделенные команды реализуются аппаратно с max возм быстродействием, обычно одна команда выполн за 1 такт. При этом использ простые способы адресации и простые инструкции.

2)Если введение новых команд не требует существ аппаратных затрат, то они вводятся. Разр RISC-процессоров ориентируется на поддержку ЯВУ и на конвейерный тип выполнения команд. Условно выполнение любой команды можно разбить на фазы:



1 команда выполн 5 тактов, однако каждый след такт мы получаем рез-т. Все этапы выполн команды условно занимают одинаковый интервал времени. После заполнения конвейера за каждый такт на выходе имеем резкльтат=> высокая производительность.

Минус:команды должны быть одинаковы по времени.

Выполнение всех команд за одинаковое инт времени позволяет достигнуть высокой степени конвейеризации выполения процесса. Т.е. команды ктр не м/б выполнены за 1 такт реализуются на программном уровне с использованием стандартных библиотек. Основоположниками RISC архитектур явились ученые Берклинского и Старнфордского университетов.

^ Берклинская архитектура.

Анализ работы ЭВМ показывает что основные затраты времени приходятся на обращение проц к памяти и ВУ. Разработчики Берк. арх для уменьшения числа обращений к внешн памяти решили хранить всю инф в кристалле, для этого они увеличили число РОНов.

RISC II – 138 РОНов.

При выполнении программы около 70% результатов полученных от выполн предыдущей команды использ при выполн сдлед ком-ды.

138 РОНов разбили на 8 виртуальных логических окон в каждый момент времени каждая подпрогр работает с одним Вирт окном, каждое окно содержит 32 РОНа.

31 Верхние регистры 6

Локальные регистры 10

Нижние регистры 6

0 Глобальные регистры 10





Нижн рг – результаты выполнен предыдущей команды и они явл верхн для след процедуры.

Глоб переменные доступные для всех процедур.

Все память РОНов поделена на пересекающиеся виртуальные регистровые окна, результат проц А нах-ся в нижн рег окна А которые одновр явл верхн рег окна В и служат исходной инф для процедуры В такая орг.перекр окон позволяет сократить число команд пересылок физ инф м/у РОНами.


Глобальные регистры доступны из любого виртуального окна. Дальнейшее увеличение числа РОНов приводит к увеличению паразитных емкостей внутренне системной магистрали (внутри кристалла). Это приводит к снижению тактовой частоты процессора.
11.Общие принципы построения RISC-процессоров. Особенности Старнфордской архитектуры.

Разработчики ставили первой целью уменьшение аппаратных затрат (РОН) вследствие чего достигается увел такт частоты.

^ 1)Построение оптимизирующего компилятора

Его функции: Предотвращение (уменьшение) числа “ломок” конвейера. Конвейер ломается из-за неготовности результата выполнения предыдущей команды или при наличии команд условного и безусловного переходов. Конвейерная выборка команд дает выигрыш в производительности в основном не линейных участках программ. Чтобы конвейер не ломался компилятор должен загружать пустые команды NOP, более интеллектуальный компилятор должен менять последовательности команд (II) т.к. загр команда в конвейер все равно выполнится.

I II



^ 2)Для оптимизации работы аппаратных ресурсов разработчики компилятора использовали метод окрашенных графов



Использование вышеуказанного подхода позволяет резко сократить число РОНов но увеличивает сложность оптимизир-го компилятор

Достоинства:

Беркл 1)Простота программ-я 2)Min число пересылок инф 3) Min число обращений к внешн ЗУ.

Старн 1)Min аппаратн затраты 2) Max тактовая частота

Недостатки:

Беркл 1)Большие аппаратн затраты 2) Низкая тактовая частота

Старн 1) Сложность компилятора 2) Сложность прогр-я

Современные RISC проц-ры обычно испоьз от 32 до 128 РОНов. Тактовая частота 100MHz – 40-50 MHz.
12. КЭШ-память.

Увеличение объема памяти приводит к уменьш быстродействия время на дешифрацию) .Кроме этого обращение в внешн памяти (выход за пределы кристалла) снижает быстр примерно на порядок по сравн с быстр внутри кристалла (СРU≈2 ГГц, обращение к памяти 125-133 МГц). Подавляющее большинство программ носит циклический характер.

КЭШ память предназначена для хранения последних наиболее часто встречающихся команд. КЭШ-память располагается или внутри кристалла проц или максимально близко к нему и время обр к КЭШ-памяти не порядок быстрее чем к глобальному ДОЗУ.





Копия в КЭШ

Инф

В КЭШ

В гл ДОЗУ

Чтение

Есть

Нет

Чтение

Запись+след слово

-

Чтение

Запись

Есть

Нет

-(обновл)

-

Запись

Запись



Ао-выбир байтв 16-ти разр слове

А1-выбир какое 16-ти разр слово берем

Пусть КЭШ-память имеет структуру 256 слов на 87 разрядов. Младш часть адреса L (разряды с А2 по А9) возбуждает одну из 87-разр ячеек КЭШ-памяти (8 разр указыв адр одной из 256 ячеек). Старш часть адр m наз-ся тегом и сопровождает данные записываясь в один из банков КЭШ-памяти. Проц обращаясь к памяти выставляет на ША адр , младшая часть адр возбуждает обну из 256 ячеек КЭШ-памяти, старшая часть адр сравнивается с тэгами записанными в 1 и 2 блоках КЭШ-памяти если m≠Tэги это значит копии в КЭШ памяти нет и необх обращаться к глод ДОЗУ (Hit=1), если m=Теги это означает что такой адрес уже выставлялся и инф нах-ся в КЭШ-памяти (Hit=0) и сигнал А1 ч/з мультиплексор S вы-дает на ШД 16-ти разр данные одного из банков КЭШ-памяти. V-признак истинности инф,по сбросу сбрасывается в 0 при созд копии в КЭШ устанавл в 1. S-признак старости или выборки банка.

13. Виртуальная память.

Вирт память создает у польз-ля иллюзию будто бы при небольш (ограниченных) объемах физ ОЗУ, пользов-ль имееточень большие ОЗУ. Это достигается за счет использ внешних носителей инф.(напр HDD,стримеры,CD-ROM,Zip,Flash)

256К – физ ОЗУ

ША – 23-разр -> 232=4 Гб

При орг Вирт памяти физ ОЗУ разбивается на страницы (размер произв опр-ся разработчиком).

1стр-16к=214

Все адр пространство разбивается на страницы.

Nстр=232/214=218=256к страниц.

В физ ОЗУ может нах-ся 16 стр.



М-абс номер стр L-номер ячейки на стр Р-поля признаков

Ассоциативное ОЗУ- ОЗУ в котором входной инф явл-ся данные а выходом явл адрес ячейки где эти данные нах-ся.\Контроллер Вирт памяти имеет столько ячеек АЗУ сколько физ страниц может располагаться в ОЗУ. Процессор выставляет 32-р адр на ША, АЗУ сравнивает М с М* загруженными в физ ОЗУ,если М=М*, то данная страница нах-ся в физ ОЗУ и № этой стр в физ ОЗУ задается полем К(4р), поле К возбуждает эту стр в физ ОЗУ, младш часть адреса L возбуждает ячейку памяти на выбранной странице, формируется сигнал Q который открывает буфер(Эл-т с 3 сост) и подключает физ ОЗУ с СМ. Если М≠М* это означает что данной стр в физ ОЗУ нет. Формируется сигнал Q который вызывает подп-рогр прерывания проц которой требуется загр недостающую стр внешн ЗУ (HDD) в физ ОЗУ, при этом необх-мо сделать следующее:

1)Анализируется поле признаков, проверяется поле v (v по сбросу сбрас в 0 изначально ЗУ пустое).Если осущ запись стр в физ ОЗУ в v устр 1. Чтобы уничножить стр достаточно v=0. Если v=0 значит в физ ОЗУ есть своб стр и на это место можно загр стр из внеш ЗУ .

2)Если все v=1 ,анализир признак старости стр R.Обычно признак старости R периодически сбрас в 0 по таймеру,при обращении к стр R автомат уст в 1.Если R=0 это значит что к данной стр давно не было обращений и на ее место можно загр требуемую стр, при этом возм след вариант:

а)Во время работы со старой стр команда записи не проходила, признак команды записи W=0 означает что точная копия этой стр нах-ся на винте => ее можно стирать в ОЗУ(v=0).

б)Проходила команда записи(w=1) означает что инф в ОЗУ отличается от копии на винте, тогда необходимо переписать инф с данной стр обратно на винт. Затем загрузить новую стр на место старой.

3)При работе со стр анализир-ся признаки приоритетов стр a и b.


a

b

0

0

0

1

1

0

1

1



-только для чтения ОС

-чтение + запись ОС

-чтение польз-ля + все ОС

-чт/запись польз+все ОС
Если объем стр мал, прерывание на данную стр происходит часто, “закачивается” инф маленькими порциями, но если объем стр большой прерыв происх реже, но перегоняются большие объемы инф. Для орг вирт памяти требуются средства аппаратной поддержки.
14. Синхронный способ подключения ВУ к СМ

Практически все ВУ содерж свой лок проц (обычно менее мощный чем ЦП)



При синхр способе предполагается что ВУ всегда готово к обмену инф (обычно тогда, когда быстродейств ВУ>= быстродейств ЦП). ЦП выставляет на ША адрес ВУ (возбуждается сигнал CS0 с выхода ДШ и в прогр доступный RG1 записывает с ШД код ком-ды предназначенной для ВУ.Если ШД многоразр или состоит из нескольких байтов || RG1 ставится еще RG, логика упр таж е самая). ВУ периодически обращается по адресу СSO* и ч/з ШФ2 считывает содерж RG1, получив код ком-ды ВУ выполн ее (делает какую-то последов дейтствий (подпрогр)) и обращаясь по адр CS1* записывает в RG2 рез-тат. ЦП после записи ком-ды в RG1 выдерж паузу (дает время на выполн ком-ды ВУ) затем обр по адр CS1 и ч/з

ШФ1 считывает из RG2 результат.

Синхр способ обмена приводит к тому что ЦП может считать из RG2 неправильные данные( если ВУ не успело поместить рез-т) что приводит к потере производ ЦП из-за тог что дается избыточная пауза на ожидание рез-та ВУ. RG+ШФ=Порт
15. Асинхронный способ подключения ВУ к СМ



При асинхр способе обмена ЦП записывает в RG1 код команды для ВУ, ЦПВУ периодически обращаясь к RG1 ч/з ШФ2 считывает код ком после чего обращаясь по адр CS2* записывает в RG2 ССВУ которым сообщает ЦП что приступило к выполнению команды и рез-тат еще не готов, после окончания выполн-я ком-ды ЦПВУ обращаясь по адр CS1* запис рез-т в RG2 а после этого обращ по адр CS2* и перезаписывает в RG3 ССВУ (сейчас это слово сообщ что рез-т в RG2). ЦП периодически обращается по адр CS2 и ч/з ШФ3 считывает ССВУ, получив код что рез-т готов,ЦП обр по адр CS1 и ч/з ШФ1 считывает рез-т из RG2.
16. Требования к кодам команд и способы кодирования микрокоманд

Код команды должен соотв требованиям:

1)Указывать на код операции

2)Указывать на адрес(адреса) одного(неск) операндов участв в выполнении команды.

3)Указывать на адрес,куда помещается результат выполнения

4)Указывать на ардрес след команды

Способы:

1)^ Горизонтальное кодирование.При гориз кодир каждому упр возд yi выдел-ся свой разряд в Рг.МК.

y1

y2



.

yn

+: высокое быстродейтсв(в любо мом времени можно выполн любой у или несколько)

- : высокие аппаратные затраты

2)^ Вертикальное кодирование.



в Рг.МК. запис двоичн код или номер yi ктр необх выполн.

-: одно упр возд yi в ед времени

+:низкие аппаратные затраты.
3)Вертикально-гориз микропрограмм-е.

Вся совокупность упр возд yi делится на К подгрупп наиболее часто выполняемык одновременно yi.

К


y1…………yn




К – двоичный код N подпр. (задается верт) a yi в подгр – горизонт

4)Горизонтально-верикальное микропрогр

Всё множ-во упр возд yi разбив-ся на К подгр по принципу несовместных команд или встр очень редко.

N групп-гориз

yi – вертикально



Высокое быстр и высокие аппаратные затраты.
17. Организация ЭВМ типа IBM PC (AT)

8086

80186

80286

80386

80486



L-шина обладает пониженным напряж питания(напр пит ЦП)

S-шина нормальная магистраль 5В. Первое поколение- ISA шины следующее PCI. Как вариант PCI была шина VESA.

М-шина (шина подкл памяти)

Х-шина обращения к ВУ.

ША/2-потому что динамич память (адр строки, адр столбца)

Базовый магистральный кристалл VL82C100- контроллер ВУ (84 конт, 2 контр ПДП 82237, 2 контр прерываний, таймер)

VL82C101-сист контр(генератор тактовык импульсов 8224, сист контр 88238,СППЗ 80287) с пониженным питанмем.

VL82C102-контроллер ДОЗУ

Протокол обмена по системной шине ISA (такой же как у про-цессора 1810ВМ86) каждый обмен выполн за 4 такта. 1 такт состояния 2 такт-командный.



Любая ЭВМ содержит: ЦП, ГТИ, модули ПЗУ, модули ОЗУ, таймер, контролер прерыв(м/б и ПДП), устр упр вв/выв (ППИ), устр последов вв/выв.

Если все эти устр-ва установить на одном кристалле то получится однокристальная ЭВМ (транспьютер).
18. Процессор Pentium

С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.

ША-32 ШД-64(внешн) ШД-32(внутр)



БФА –блок формирования адреса

СППЗ – сопроцессор с плавающей запятой

Процессор имеет суперскалярную архитектуру (закладывается параллелизм) и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.

В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится. Это позволяет не ломать “логику” конвейера.

БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное.

Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)
19. Pentium II (Pentium Pro)



УРК- устр распред команд.

Процессор имеет суперскалярную архитектуру и на кристалле располагается двухуровневая КЭШ. 16кб КЭШ команд и 16кб КЭШ данных. КЭШ 2-го ур-ня (общая)(128k-2mb). Одновременно работают до5-ти аппаратных ресурса (5 команд может выполн одновременно). Проц имеет 11-ти ступ конвейер т.е. все команды выполняются за 11 тактов. Команда из КЭШ памяти поступает в ДШК, УРК формирует блоки из кодов команд и операндов ктр загружаются в пул команд, ДШ команд из цикла выбирает те команды которые для которых определены операнды и есть свободные аппаратные ресурсы, команды выполн аппаратными ресурсами и возвращаются обратно в пул команд. Блок отката выбирает из пула команд выполненные ком-ды и восстанавливает последовательность выполнения команд в соотв с программой. Результат отправляется в КЭШ данных 1-го уровня.

Процессор относится к разряду машин управляемых потоком данных. Проц имеет несколько напряж питания : вычислительное ядро запитывается напряж-ем 2,3В, микросхема обвязки (внешний уровень) повышенным, мощность потребл достигает 40Вт. Прой имеет встроенный датчик температуры и встроенный АЦП, а также требует внешней системы охлаждения. Потребляемый ток 15-20 А.
20. Процессор Pentium IV

Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер). Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)



БЦР- блок целочисленных регистров

FPU- сопроцессор с плавающей запятой

MMX-Multi Media Extraction

Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня. Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу.

11-почти всегда

10-часто

01-редко

00-практически никогда

Если по адресу обратились то увел на 1, если не угадали то -1.

При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00).

ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды. Выбранные МК ставятся в очередь МК, в очереди нах-ся до 126 МК это позволяет блоку распредел ресурсов выбирать из очереди МК те МК для которых свободны аппаратные ресурсы(спекулятивная выборка команд). 126 МК позволяют заглянуть вперед на 40 команд ассемблера.



SISD - 1 команда - 1 данные(32р слова)

SIMD – 1 команда –группа данных

64 разр Рг=1х64р/слова=2х32р/слова=

=8хр/слова. В команде до 8 байтовых данных.

В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.

Блок FPU содержит SI(0..7)-64 разр регистра.

SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.

Главная задача процессора (РIV)  обработка мультимедийный приложений.

Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)

Вид приложения

Повышение производ по сравн с PIII

1)Обработка целых чисел(Spec Int200)

23%

2)Обработка чисел с плавающ запятой (Spec fp2000)

79%

3)Кодирование аудио сигналов MP3 Plud 1.3

25%

4)Распознавание речи

27%

5)3D игры (Quake III)

44%



21. Структуры ВС с общей шиной, каждый с каждым, дублированная шина и кольцо

a)Структура с общей шиной:




+)Простота, легкая наращиваемость вычислителей.
Структура достаточно хорошо работает при связных задачах. ^ Коэфф связности задач- это отношение числа команд участвующих в межмашинном обмене к общему числу команд выполненных данной машиной (в %). Число машин ограничивается пропускной способностью шины.

-) низкая надежность из-за наличия общего ресурса (шины)

б)^ Каждый с каждым :




+)Увеличение надежности, нет стояния в очереди к общим аппаратн рес-ам.

-)При наращивании числа машин аппаратные затраты увел в геометр прогрессии.

Реально в такой структуре число машин не более 10.
в) ^ Смешанная структура:

1)Машины с дублированием шины




Обладает более высокой надежностью чем у стр-ры с общей шиной, т.к. канал продублирован.
2)Кольцо




+)Легкая наращиваемость

При обрыве структура превращается в 1.

Кольцо и машина с дуплексной связью близки друг к другу по показателям надежности + удобство на-ращивания и при приемлемык аппар затратах.


22. Структуры ВС древовидные, «почтовый ящик» и многопортовое ОЗУ

в) Смешанная структура:

3)^ Различные варианты древовидных структур



Любая конкретная задача будет решаться эффективнее если под нее сделать специальный вычислитель. Обычно древовидные структуры определяются особенностью алгор-ма реализуемого данным вычислителем.

Структура с общей шиной при обмене инф м/у 2-мя машинами ведущая машина включает (переводит ведомую) в режим ПДП на время обмена инф => потеря производительности.

^ Система с почтовым ящиком:



Информация, необходимая для межмаш. обмена нах-ся в п/я

-)П/я превращается в общий ресурс и в каждый момент времени к п/я может обрвщатся только одна машина.

^ Система с многопортовым ОЗУ:



Позволяет одновременное обращение к ОЗУ до 4 машин (по разл. адресам). При обращении двух машин к одному адресу одна из машин получит задержку, но вероятность этого мала. Число машин ограничено числом портов. На сегодняшний день микросхемы многопортового ОЗУ позволяют наращивать до 4-х ЭВМ.
23. Архитектуры ВС типа Сммр, Сvмр

1)Сmmр – разработчики универ Карнеги Меллона (США).

Перед разр стояла задача создать высоконадежную структуру позволяющую постепенно деградировать.



Каждый проц. может подкл. к любому модулю память и взять любые задачи для выполнения.

Р(t)- вероятность безотк. работы системы.



8-ми проц сист-ма с резервированием.

Надежность невысокая из-за общего коммутато-ра. Резервирование с кратностью более 2-х оказалось нецелесеобразн.


^ Система с распределенным коммутатором
Увеличение надежности ≈ на порядок., но резервир с кратностью >2 все равно не целесообразно.

-)Сложность наращивания и сложное управление комму-татором.
2)Cvmp- разраб те же.

Задача создать высоконадежный отказоустойчивый вычислитель при этом пользователь не должен знать что он высоконадежен.



Структура по принципу мажорирования, Эл-т сравнения V который пропускает рез-т в сис-му в случае его совпадения в 2-х машинах.

Осн дост: ^ Система устойчива к сбоям



Высоконадежный вычис-литель парирует сбои в машинах. Отказ одной машины пользователем не замечается.

Начиная с опр времени надежность Cmmp становится выше надежности Cvmp.
24. Архитектуры ВС типа Сm, Blue Chip, МИНИМАКС и СУММА

1)Одномерный вариант.



+)Легко настраиваемая система. Каждая машина имеет доступ к памяти любой другой машины.
2)^ Двумерная структура



Каждая машина имеет 4 порта.

(Inmos T424) –однокрист ЭВМ

(4 порта – 2 последов и 2 паралл,

8кб ОЗУ 8кб ПЗУ на кажд крист)

Высокая надежность простота распараллеливания алгоритмов.
Университет города Пердью предложил структуру BlueChip:

ЭВМ с программируемой структурой.



Готовый набор, а конкретную структуру прожигают под конкретный алгоритм (заказ).
Новосибирская структура “Сумма” :



Минимакс:



1,2 –интерфейсы последовательные ч/з них задается как коммутация по параллельным интерфейсам 3,4. Перепрогр структура под конкр решаемые задачи.

В “Сумме” и “Минимаксе” с помощью последов интерфейсов задается коммутация по парал интерф и под каждый конкретный алгоритм система перепрограммируется.
25. Понятие прерываний, виды прерываний, контроллер прерываний

В процессе выполнения программы могут возникнуть внешние обстоятельства, требующие срочного обслуживания, или в результате выполнения команды получается неприемлемый результат (/ на 0).

Если прерывание задается аппаратно и не может быть запрещено программистом, такое прерывание называется немаскируемым. (RESET, для управ. систем - авария источника питания, прерывания по таймеру)

Маскируемые прерывания: После обслуживания внеш. события необходимо вернуться в тело осн. проги на то же самое место. Для запоминания места из содержимого РОН-а исп-ся стек. Если возникает прерывание, нужно указать на адрес, где находится подпрограмма обслуживания прерывания.

Для немаскир. прерываний эти адреса обычно фиксированы.

INT- запрос на маск. прерывание

INTA- разрешение на маск. прер-ние

ком. EI уст-ет INT=1, ком. DI: INT=0

При обслуживании запроса на прерывание ВУ, запросившее прер-е, выст-ет на ШД код команды RET.(указ. на адрес - вектор подпрограммы прер-я)

Если INTA=1 и INT=1, то пр-р заканчивает выполнение тек. ком-ы и в такте T1 след. ком-ы сбрасывает сигнал INTA=1, в ССП уст-ет бит D0=1, выставляет с-л чтения из ВУ. ВУ по D0, с-лу чтения из ВУ RDY выст-ет на ШД код к-ды RST, к-й указывает на адрес-вектор подпр-ы обработки прер-ия данного устр-ва. Пр-р в такте T2 считывает код к-ды RST с ШД, такты T3,T4 уходят на понимание и подготовку к выполнению к-ды RST, после чего реакция пр-ра на RST - это:
Обычно подпр-ма обр-ки прер-ний сохр-ет сод-мое РОН-ов и регистров признаков (в самом начале подпр-ы). В конце обр-ки прер-ний РОНы и признаки восс-ся.

Intel 82259.

Контр прерываний (КП) предназначаен для задания адрес –векторов подпрогр обработки прерыванй от 8 до 64 (при каскадном включении контроллеров.



MN/MX-режим мин/макс включения (ведущий или ведомый)

Контроллер в процессе работы может нах-ся в одном из 3 реж:

1)Режим программирования, в этом реж-ме задается начальный адрес-вектор подпрогр обработки прерываний IRQ(0) каждое след прерывание отстоит от предыдущего на 8(16) адресов ячеек памяти. Задается вид приоритетов, разрешается или запрещается прерыв. Указ-ся что явл прерыв (полож фронт, отриц фронт, Ур 0, Ур 1). Если в системе нах-ся 1 контр то он явл ведущим и прор-ся своей группой команд если в сист-ме несколько контроллеров то ведущий котр и ведомый контр прогр по разному


Ведомый контроллер упр ведущим с помощью сигнала CAS0-CAS2, а их запрос на прерывание JNT поступает на один входов ведущего контроллера (а не на ЦП как у ведущего контр).

2)Режим обслуживания прерываний по опросу.

В режиме по опросу ЦП может периодически опрашивать регистр запросов и смотреть какие из ВУ требуют прерывания. Прогр высокого уровня сама определяет приоритеты и необх обслуживания поступивших запросов.

3)Режим обслуживания по запросу. ВУ выставляет запрос на прерыв ктр запоминв рег-ре запросов. Схема приоритетов и маскирования выбирает из всех поступивших запросов прерывания с высшим приоритетом, разрешенного для обслуживания. Это прерыв поступает в рег обрабатываемого запроса( РгОЗ). БФ формирует запрос на прерыв JNT=0 для ЦП. Если прерыв было разрешено на длинном участке прогр то ЦП преступает к обработке прерываний, устанавливая сигнал JNTE=0 (только после того как закончит выполнение команды). Получив сигнал JNTE=0 контр прерываний выставляет на ШД для ЦП код команды CALL (вызов подпрогр) после чего ЦП 2 раза дергает сигнал JNTE чтобы получить 16-разр адрес с 8 разр ШД. По 1 фронту выдается младший байт адреса подпрогр обработки прерыв , по2-му старший. В подпрогр о\обр прерыв в общем случае другие прерыв запрещены (вложенных прерыв нет) их можно разрешить специально) возвратиз подпрогр заканчивается командой RETI, которая разрешает следующее прерывание.
26. Режим прямого доступа к памяти и контролер ПДП (КПДП)

В процессе работы ЭВМ возникает необх-ть быстрого обмена инф-ей м-у памятью и ВУ или предоставления СМ ВУ-ам для обмена инф-ей м-у собой, т.е. из процесса обмена инф-ей искл-ет ЦП.

HLD- запрос захвата

HLDA - разрешение на захват

В каждом цикле обращения по заднему фронту T2 пр-р анализ-ет наличие с-ла HLD. HLD выст-ся ВУ и в общем случае асинхронен тактовым импульсам. Если на м-нт спада импульса пр-р получает HLD=1, пр-р переходит в режим захвата, уст-ся с-л HLDA, и по этому захвату ША, ШД и ШУ переводятся в 3 сост.(сост. разомкнутого ключа, т.е. пр-р откл-ся от СМ) до тех пор, пока ВУ не закончит польз-ся СМ и не установит с-л HLD=0. Тогда по полож. с-лу С1 пр-р переходит в такт Т1 след. цикла. (эот немаск. прер-ние)

Intel 82237:

Центральная задача:

1)КПДП берет на себя функции управления СМ и формирование ША при отключении ЦП от СМ.

2)Осуществляет арбитраж между разными устройствами, запрашивающими режим ПДП.

^ Классическое периферийное устройство ВУ





DMR-запрос на ПДП от ВУ, DACK-разрешение на ПДП от ВУ, HLD-запрос от пр-ра, HLDA-разрешение от пр-ра.

Контролер всегда имеет в паре: RDJ0, WR,RD, WRJ0.

Контролер имеет 4 идент. канала К0-К3. Каждый канал содержит 16 разр. регистр адреса и 14 разр. счетчик циклов. По включении питания ЦП в программе нач. пуска (BIOS) прогр-т все периферийные микросхемы, в том числе контролер ПДП. В контролере ПДП проц для каждого канала (ВУ) задает нач. адрес (перв.ячейку памяти запис-ся в РгА канала) и задается число циклов(зап-ся число циклов в канал).Адрес формируется путем инкрементирования РгА (соот-но после каждого цикла число циклов декрементируется). Режим ПДП заканчивается, когда счетчик циклов=0. В этот момент времени формируется сигнал TC т.е. последний цикл. Максимальный размер этого блока=16 кбайт, т.к. счетчик циклов 14р, максимальный объем памяти перегоняемый в ПДП=214 или 16 кбайт (ПДП не может слишком долго, так как СМ занята и невозможна регенерация динам памяти).

Как контролер ПДП подключается к СМ: STBA-строб адреса.



При программировании контролера использ-ся разряды ША А0÷А3 и CS=0. Помимо прогр-я каждого канала в отдельности запис-ся управл-ее слово(только после того как все каналы запрогр-ся).

Управл-ее слово задает приоритеты между каналами, устанавливается флаги конца цикла ПДП в слове состояния (СС).

ЦП период-ки считывает СС контр-ра ПДП , в котором определяет происходил ли обмен инфой по конкретным каналам (т.е свежая ли проц инф и забран ли от проца готовый предыдущий рез-т). Если цикл ПДП прошел, обмен инфой состоялся, пр-р перепрограммирует контр-р по данному каналу(это делает ОС).

STBA стробирует адрес на ША.

М128-каждый 128 цикл формируется строб, длительностью один цикл.чтобы показать что система не зависла, а идут циклы ПДП.
27. Параллельно программируемый интерфейс (ППИ), подключение ВУ (организация м/о) с помощью ППИ

Микросхема КР580ВВ55. ППИ предн. для подкл. периферийных устройств к СМ.



Все 4 канала независимы друг от друга и могут использ. как на ввод так и на вывод инфы. Порт- совокупность регистра и ШФ. РУС –регистр управляющего слова.




ШДА

ШД→В

ШД→С

ШД→РУС

CS

0

0

0

0

WRJO

0

0

0

0

RDJO

1

1

1

1

A0

0

1

0

1

A1

0

0

1

1







ШД→А

ШД→В

ШД→С

CS

0

0

0

WRJO

1

1

1

RDJO

0

0

0

A0

0

1

0

A1

0

0

1



ППИ может раб-ть в одном из 3 режимов. Режим задается в регистре управляющего слова (РУС).

РУС


D7

D6

D5

D4

D3

D2

D1

D0

D0-к С1 (0-ввод 1- вывод;)

D1-к В (0-ввод 1- вывод;)

D2- реж работы кВ и кС1 (0-реж “0”,1-реж “1”)

D3-к С2 (0-ввод 1- вывод;)

D4-к А (0-ввод 1- вывод;)

D5D6-номер режима для кА и кС2 (00-“0”)(01-“1”)(1х-“2”)

D7-1 признак РУС

Режим “0” предн. для синхронных обменов инфой, каждый из каналов независимо друг от друга может передавать или принимать сигналы в зависимости от РУС.

Режим “1” предн. для асинхронного обмена. В этом режиме данные передаются по каналам А и В, канал С исп-ся для формирования битов квитирования.

Если в режиме 0 или 1 требуется поменять направление передачи инфы ППИ необходимо перепрогр-ть(тратится время). Для скоростного обмена инф-й исп-ся режим 2. В режиме 2 данные могут передаваться только по каналу А. Напр. передачи опред-ся сигналами RDJO, WRJO.

Порт С используется для формирования битов квитирования. В любом из режимов возм-на побитная установка канала С. В этом случае обращение происходит по адресу упр слова А0А1=1 ат только в РУС старший бит=0 (D7=0).

D7

D6

D5

D4

D3

D2

D1

D0

D0-то что нужно записать D3D2D1-двоичный номер разр в кан С.

М/О ч/з ППИ:

По сбросу проц-ры программируют ППИ в режим 0 (или 1). Каналы С1 и С2 прогр-ся на передачу слов состояния(битов квитирования => асинхр способ обиена). Каналы А и В на ввод или вывод инфы, чтобы не изменять ПО для 2-х однотипных устройств в кабеле м/у ППИ делается перекоммутация канала А на В и наоборот, тогда сохр-ся направление передачи инф-ии.


Организация м/о n-машин ч/з ППИ:



Пр-р1 – ведущий, все остальные ведомые. По вкл-ю питания пр-р1 прогр-т ППИ в режим 0, к-лы В и С настраиваются на вывод, кА на ввод – вывод. Пр-р1 записывает в кВ адрес внешнего устройства (с помощью ППИ формируется новая СМ, отдельная для внешних устройств).Если Пр-р1 надо получить инфу от внешнего уст-ва, то пр-р1 записывает в кС бит RD*. Комбинация адреса Дш1 и сигнал RD* открывает шинный формирователь N и инфа от регистра пр-ра N поступает в кА ППИ (в этом случае кА настроен на ввод).Пр-р N ч/з шинный формирователь может периодически считывать предназначенные для него инфу кА. Количество машин в этом случае ограничено загруженностью портов ППИ и длиной линии связи.

^ Обмен инфы последовательным кодом.

При передаче инфы на большие расстояния число линий связи ограничено(радиоканал, оптоволокно). В этом случае передача инфы идет в последовательном коде. При передаче инфы следует решить следующие задачи:

1)опр-ть сост. получ. инфы (выкл.,занят, свободен)

2)опр-ся направление передачи инфы

3)достоверность переданной инфы

4)преобр-ть парал.код в послед. и наоборот.
28. Однокристальные микро-ЭВМ (ОЭВМ), обобщенная архитектура, основные функциональные узлы (можно на примере MCS-51 или Atmega32)

Микроконтроллеры 4 разр. Их прямое назначение:

1)Калькуляторы 2)Пульты ДУ 3)ИК интерфейс.

Intel MCS51

Это контроллер клавиатуры, таймер видеомагнитофонов. 8051 n-МОП технология где 0 вид ПЗУ, 0-ПЗУ масочного изг с фиксированной прошивкой. 3-ПЗУ однопрограммируемое ПЗУ(8351) 7-ПЗУ сУльтрафиол стиранием(30-50раз) 9-Flash память (1000-10000 перепрогр).

8х31- где 31-внутреннего ПЗУ нет, есть возможность подкл внешн ПЗУ.

8хС51 где С – КМОП технология 20мА.

Наиболее популярна МС89С51.



Контроллер имеет 4 || универсальных 8-разр порта, каждый из которых имеет альтернативную функцию. Кристалл гарвардского типа: память команд и данных раздельна. При обращении к данным использ Рг DTPR встроенное ОЗУ-128b ПЗУ-4kb. Имеется возм подкл внешнего ПЗУ 64kb и ОЗУ 64kb. Проц имеет 111 команд включая команды * и /. Есть возможность побитной установки и обработки разрядов портов и флагов. В проце содерж 32 РОНа. Они делятся на 4 банка и карта адреса выглядит след образом: в спец Рг задается какой банк РОНов работает.



RS0-RS1 указывает на номер банка.

80Н-порт 0

equ-порт 0=80Н обращение к ячейке 80Н

89Н ТМОD – установка режима таймера.
Блок таймеров содержит 2 16-ти разр многофукц таймера (0-3 режима). ГТИ: 12MHz за 12 тактов 1 команда в режиме таймера.

Контр прерыв и послед инткрф обр 5 разл прерываний (2 внешних, 2тиаймера и послед интерф). Посл интерф работает в полудуплексном реж-ме и поддерж стандарт протоколы обмена типа RS. Порт 0 исп-ся для ввода вывода байта(как обычный Рг +ШФ), в альтернативном реж-ме порт 0 обеспечивает формирование младшего байта адр и прием данных пр подкл внешн ОЗУ и ПЗУ. Порт 2 то же самое сто и порт 0 но при подкл внешн ОЗУ и ПЗУ формир старш байт адр. Порт 1 вв/выв 8 сигналов, альтернатив нет. Порт 3 каждый бит имеет альтернативную функцию. Dip40- 40 ножек. Альтернативные функции: TxD,RxD –сигнал послед-го интерфейса. T/C0,T/C1-сигналы таймера, сч-ка; RD,WR –чтение/запись при обращении к внеш. памяти данных или внеш. ОЗУ; INT0, INT1- прерыв. по внеш событиям; ALE-строб адреса, по сигналу ALE происходит защелкивание адреса (порта 0) во внешний Рг при обращении в внешн памяти прогр или данных. PSEN- сигнал чтения из внешн памяти прогр. DEMA- 0-блокировка внутр ПЗУ,работа в внешт ПЗУ, 1-наоборот.

^ Протокол обмена подкл ОЗУ/ПЗУ MCS-51:

Обращение к внешней памяти данных (ОЗУ)




В протоколе обмена нет сигнала RDY (сигнал готовности для особо тупых), тактов ожидания, режима ПДП.
Обращение к внешней памяти прогр. (ПЗУ)




Обращение к внешней ПЗУ идет в 2 раза быстрее. При обращении к внешн памяти команд. на ША (Р0 Р2) выставл РС и считывание инф промсходит в 2 раза быстрее чем обращение к ОЗУ.

Подкл к СМ.



ATmega 32:

8-разр RISC процессор с полным набором систмн команд (131 команда), включает операции * и /. Тактовая частота 16МГц, производительность 16млн опер. Опер умнож на число <1 -2 такта , остальные операции 1 такт.

Фирма совмещает 3 технологии на 1 кристалле:

Выполнен по КМОП технологии и целиком статический (частотаот 0-16МГц, в 0 почти не потребляет энергии). З2 кб флэш-память команд (структура Гарвардская). Флэш допусткает 10000 раз перепрошивку. 2кб-ОЗУ встроенное на кристалле, 32 РОНа.

2кб EEPROM – электрически стираемая и перепрограммируемая память(запись по байтам, допускает 100тыс циклов перепрограм-мирования, и служит как энергонезависимое ОЗУ (при при выкл питания хранит данные)). 10 разр встроенный АЦП (8 канальный). Встроенный аналоговый компаратор( сравнение напряжении япо уровню). 3 таймер-счетчика (2 8-ми разр,1 16-ти разр). 3 последовательных интерфейса UART, SPI, I2C. Встроенный 4 сторожевой таймер со встроенным внутр генератором. Часы реального времени. Встроенный контроллер прерываний. Все это нах-ся в корпусе DIP-40 (32 двунапр линии вв/выв с альтер-нативными функциями

МХ- мультиплексор

ЧРВ- часы реального времени

WDT- сторожевой таймер

к Пр- контроллер прерываний

T/C –таймер счетчик.(имеют 4 канала ЦАП постр по принципу широко-импульсной модуляции (PSW))

REF- внешнее опорное напряжение для АЦП.
29. Подключение модулей ДОЗУ к СМ. Способы регенерации

Прозр регенер- это такая регенерация о сущ которой на процессор не догадывается. (задержек нет).



2 MHz Т=500нс

Т.к. быстродействие памяти выше в данном случае быстр проц-ра (Тпрой=500нс)(Время доступа к ДОЗУ 150-200нс),то за один период тактовой частоты проц быстрод микросх ДОЗУ позволяет провести цикл регенер.Этот цикл удобно делать тогда когда на ШД нах-ся ССП (еще нет обращения к ДОЗУ). На быстрод процессора это не сказывается



Прозр регенер возможна когда ДОЗУ быстрее проц-ра.

^ Регенер ДОЗУ с блокировкой сигнала готовности RDY- прим тогда когда бвстрод ДОЗУ < быстр проц. В этом случае цикл реген осущ не каждый цикл обр к памяти (как в прозр регенер), а один раз за несколько циклов бор (зависит от проц и времени хранения инф в ДОЗУ) обычно 1 цикл реген приходится на 64-128 циклов обр-я. В цикле реген происх блокирование сигнала RDY на 1-2 такта чтобы успеть провести регенер.Это снижает производительность проц-ра на доли процента что приемлимо.

^ 3 способ регенер ДОЗУ в режиме ПДП В эстом случае один раз за 8-16мс проц перев в режим ПДП и контроллер ДОЗУ осущ группу циклов регенер для всего модуля ДОЗУ.
30. Понятие интерфейса. Виды арбитража

Интерфейс – это совок-ть аппаратных, программных и конструктивных ср-в, предназначенных для обмена инф-цией м/д различными цифровыми устр-вами. Под физ-кой линией связи понимается электропроводник, оптоволокно. Совок-ть линей связей, объединенных по функц-ному назначению наз-ся шиной.

В интерфейсе выделяют: 1)инф-ную магистраль (ША, ШД, Шсостояния) Различная информация на шинах мултиплексированна во времени, след-но исп-ся доп-ные идентифиц. сигналы. 2) ШУ инф-ной магистралью(сигналы идентификации, WR, RD, HLD, HLDA и др, Ш прерывания, Ш приоритетов (арбитража), спец-ные сигналы (биты четности))

Функции арбитража

1)^ Временной арбитраж

Обычно интерфейс строится по принципу «ведомый-ведущий». Ведущая машина берет на себя фукции упр СМ.

ИБ каждого устр-ва имеет одинаковый счетчик, на вход к-рого подается один и тот же сигнал тактовой частоты. По RESET (системному сбросу) все счетчики сбрасываются в 0, что обозначает, что в каждый мом-т времени находится один код. Пусть счетчик 10 разрядный. 1-й машине предоставляется СМ, если код в счетчике от 0-100 и т.д. время предоставления СМ определяется важностью и объемом передаваемой информации. ДШ с выхода каждого счетчика подключает ИБ к СМ лишь в случае нахождения кода в данных пределах.



+)Простота и небольш апп затраты.

-)Нерациональн использ СМ.
2) ^ Способ адресного сканирования



Машина N выставляет запросы контроллера СМ. Получив запрос, контроллер начинает опрашивать по фиксированным адресам в порядке убывания приоритетов интерфейсные блоки машин, подключенных к СМ. При нахождении машины, выставившей запрос, контроллер формирует сигнал busy и предоставляет СМ этой машине.

+) рациональная загруженность СМ

-) интеллект. Контроллер . К-р можно перепрограммировать.

СМ освобождается при снятии запроса.

3) ^ Цепочный арбитраж



Машина, которой необходима СМ выставляет сигнал запроса, контроллер формирует строб, который последовательно проходит через интерфейсные блоки всех машин, начиная с машины с высшим приоритетом. Если машина запрос не выставляла, интерфейсный блок пропускает его дальше и т.д. Если машина запрос выставила, интерфейсный блок блокирует дальнейшее прохождение стоба и выставляет сигнал busy.

+): аппаратные затраты минимальны, контроллер простой.

-_: устройство с низким приоритетом редко получают доступ к СМ, поэтому реально не делают больше 20 устройств

4)^ Способ радиальной селекции (арбитража)



Контроллер интеллектуальный, приоритеты гибкие, время доступа определено.


Скачать файл (147.8 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации
Рейтинг@Mail.ru