Logo GenDocs.ru

Поиск по сайту:  


Загрузка...

Шпоры по организации ЭВМ - файл шпора по ЭВМ.doc


Шпоры по организации ЭВМ
скачать (690.5 kb.)

Доступные файлы (4):

exam6_oevm_voprosi.jpg189kb.11.06.2009 21:09скачать
Thumbs.db
шпора по ЭВМ.doc926kb.11.06.2009 21:09скачать
ЭВМ_моя.doc897kb.22.06.2009 11:24скачать

содержание
Загрузка...

шпора по ЭВМ.doc

  1   2   3
Реклама MarketGid:
Загрузка...

Б И Л Е Т № 1

1. Архитектура ЭВМ на базе PENTIUM 4.

Последний процессор INTEL786 P4. Подразделяется на след. блоки:

1)ПРОЦЕССОР-это центральный узел(устр-во) ЭВМ ,где происходит основные вычисления.

В наст-ее время процессоры состоят из множества внутр. Блоков каждый из которых имеет свой микропроцессор.

Процессоры собир-ся на одном кристалле который включает ряд десятков миллионов транзисторов по особой технологии за которую принято расстояние м/у проводниками.

Расстояние м/у ближ-ми проводниками позволяет увел-ть интеграцию элементов на единицу. Чем < величина, тем сложнее технология, тем быстрее работают элементы.

^ 2)ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТР-ВО.

Основная память ЭВМ , предназначена для обмена данными м/у процессором и внешними устр-ми. Опер-ой наз-ся потому, что может записывать и стирать инф-ю. Емкость памяти зависит от типа процессора (в наст-ее время достигает 1ГБ и более).

3)ЧИПСЕТ- это набор интегральных микросхем (СБИС-сверхбольшие интегр-ые системы) выполняющих ф-ии комутац-ии системных шин и организацию обмена данными.

Чипсет входит в мосты. Чипсет обычно содержит 2 моста: 1-северный, подключен к процессору и 2-южный, подключен к периферийным устр-ам.

В чипсет также входит одна емкость ППЗУ составляет несколько десятков Мб. Предназначена для хранения станд-ых систем

(ввода-вывода, BIOS), имеется генератор случайных чисел для кодирования данных.

4)ГРАФИЧЕСКИЙ ПОРТ(AGP) – (мультимедийные технологии) предназначен для обмена граф-ми данными м/у монитором и ОЗУ . Кроме этих основных блоков имеются доп-ые системы сопряжения называемые ИНТЕРФЕЙСАМИ.

5)Интерфейс-это обычно интегральные мосты представляют собой порты м/у периф-ми устр-ми. Существует интерфейс низкого дискового накопителя (ATA-IDE),(XT-IDE),(XT-AT-ATX).

Используется для обмена данных м/у жесткими дисками и системной шиной. Сущ-ет звуковой интерфейс(AC-97)(клавиатура,мышь,USB).

ПРОЦЕССОР PENTIUM 4-это большая интегр-ая схема которая содержит много блоков:

6)УСТР-ВО УПРАВЛЕНИЯ - предназначено для приема команд, формирования упр-х сигналов во все блоки ЭВМ. В УУ поступают 100ни различных команд.

7)ОПЕР-ЫЙ БЛОК-выполняет действия над числами , вычисляет различные ф-ии. Делятся на малочисленные, в состав в него входят целочисленные устройства, где числа представлены целыми.

А) с фиксированной запятой-это устр-во выполняет быстрые действия.

Б) числа с плавающей запятой.

^ 8)РЕГИСТР ОБЩЕГО НАЗНАЧЕНИЯ

Всего их 16. Программно доступные, позволяют временно хранить команды и адреса, непосредственно в момент вычисления.

9)КЭШ- оперативная память. Работает на частоте процессора. Хранит данные и программы, непосредственно выполняемые процессором. Емкость зависит от типа процессора (обычно 512 Кб)

2. Однобайтовые команды микропроцессора K580.

Однобайтные команды – команды регистровой передачи.

5 старших разрядов отводятся под код операции. 3 разряда отводятся под регистр (всего РОН 8, поэтому достаточно 3-х бит).

Команда извлекается за один такт, причем этот байт извлекается из памяти, помещается в регистр команд (РК) и при этом счетчик команд инкрементируется.

В качестве устройств, с которыми работают однобайтные команды, выступают РОН (A,B,C,D,E,H,L,M) и ячейка памяти M.

Б И Л Е Т № 2

1. Системы Счисления(СС)

Способ представления чисел посредством знаков называется системой счисления (СС). Для кодирования информации в ЭВМ используются позиционные СС, в которых значение любого символа (цифры) определяется его позицией или расположением в представлении числа. Любое действительное число можно представить в позиционной системе счисления в виде степенного ряда Х = (x m km + xm-1km-1 + + x1k1 + x0k0 + x-1k-1 + + x-n k-n),где kоснование системы счисления (k  2, целое положительное число); xi – цифры (xi  {0, 1, …, k-1}); i – номер позиции (разряд) числа, ki – вес цифры. Так как в вычислениях часто используется одинаковое основание, то оно не присутствует в записи числа, а число без весовых коэффициентов ki представляется в виде X = xmxm-1 x1x0, x-1 x-n ,

где целая часть числа отделяется от дробной запятой. С целью упрощения записи числа в нем опускают запятую для целых чисел и индексы i, определяющие вес цифры в представлении числа. Для того чтобы отличить числа различных СС, их в конце помечают цифрами или символами основания, например, 506(8), 506,Аh – числа восьмеричной и шестнадцатеричной систем счисления.

Определим диапазон представления числа в (m+n+1)- разрядной сетке. Для этого вычислим максимальное число без знака, которое можно разместить в этой сетке в k-й СС. Подставляя в разряды наибольшую цифру в представлении числа в виде степенного ряда, получим

Xmax =.В данном выражении есть сумма членов геометрической прогрессии, которая равна значению .Подставляя это значение в выражение Xmax, получим Xmax = km+1k-n,где (m+1) – число разрядов целой части числа без знака, а n – дробной. Тогда с учетом знака диапазон представления чисел X будет определяться выражением

- (km+1k-n)  X  + (km+1k-n).В этом диапазоне может быть размещено наименьшее отличное от нуля число без знака

Xmin = k-n.Число различных цифр, которое можно разместить в (m+n+1)-разрядной сетке без знака, включая и нуль, можно определить из выражения.

2. Система команд микропроцессора K580.

Каждая команда содержит поле кода операции (КОП) и поле адреса устройств (РОН, ячейки ОЗУ или ПЗУ, порт I/O), участвующих в операции. Если устройством является один из РОН, то для указания адреса любого из них достаточно поля длиною в 3 двоичных разряда. Если операция выполняется с участием ячейки ОЗУ, то необходимая разрядность поля адреса для определения номера ячейки характеризуется емкостью памяти ППЗУ и ОЗУ. При максимальной их размерности 64К ячеек для определения номера любой из них требуется 16-разрядное поле адреса. Поэтому в зависимости от разновидности операции и участвующих в ней устройств в микроЭВМ используются 1-, 2- и 3-байтные команды. В 1-байтной команде 5 разрядов отводится под КОП и 3 разряда – под адрес устройства микропроцессора. В 2- и 3-байтных командах под поле КОП отводится первый байт команды. Вторые и третьи байты используются или под операнд (непосредственная адресация), или под код адреса ячейки в ПЗУ или ОЗУ (прямая адресация).

Первый байт команды всегда располагается в РК, другие – в РОН, в которые они заносятся в последующие такты извлечения команды. После извлечения любого байта команды счетчик РС инкрементируется (РС=РС+1) и является адресом следующей команды или байта. Для указания адреса следующей команды, отличной от естественного порядка, используют команды условного и безусловного переходов. Они догружают счетчик команд содержимым двух РОН (W, Z) безусловно или при выполнении условия. Иногда содержимое 2-го и 3-го байтов команды заносится в Н и L в качестве адреса операнда (косвенная адресация), используемого следующей командой при выполнении операции.


Б И Л Е Т № 3

1.Выбор СС для ЭВМ

Для выбора системы необх-мо опр-ть критерии, по кот-ым можно сравнить какая система лучше. В качестве критерия м. выступить след-ие:

-надежность

-быстродействие

-точность вычислении

-физ-ое представление чисел

-простота выполнения вычисления алгоритмов.

Затраты оборудования (число элементов) для представления любого (m+n+1)-разрядного числа без знака в k-й СС могут быть определены по формуле

Nk = k (m+n+1), Nk = k log k M.



Рис. 1.1. Зависимость затрат оборудования в k-й СС

Таким образом, для ЭВМ оптимальной СС по затратам оборудования является троичная, а затем, чуть хуже, двоичная. Учитывая то, что многие ал­горитмы арифметических операций в двоичной СС выполняются проще, чем в троичной, вся информация в ЭВМ кодируется, преобразуется и запоминается в двоичной СС. Кроме двоичной СС из-за кратности оснований ис­пользуются также восьмеричная и шестнадцатеричная СС.

Для перевода числа из X(k1) СС в X(k2) СС при k1 > k2 целую и дробную часть переводят отдельно по упрощенным алгоритмам. Для перевода це­лой части числа X(k1) отделяют у него целую часть Хц (k1) и делят его на основание k2 в k1-ой СС. В результате деления получают остаток О0 и ча­стное Ч1. Если частное Ч1k2, его делят вновь Ч1/k2. Получают остаток О1 и частное Ч2. Деление частного продолжают до тех пор, пока на i-ом шаге не будет получен остаток Оi-1 и частное Чi < k2. Последнее частное прини­мается за цифру хi, а цифры xi-1, …, x0 определяются соответствующими остатками Оi-1, …, О1, О0. Располагая цифры в порядке Чi Оi-1 … О0, полу­чают целую часть числа Х(k2).

Для определения дробной части числа Х(k2) берут дробную часть Хд (k1) числа Х(k1) и умножают ее на основание k2 по правилам k1 СС. В результате первого умножения получают целую часть произведения Ц1 и дробную часть D1. На втором шаге вновь берут дробную часть 0, D1 и умножают на основание k2. Умножение дробных частей продолжают до n-го шага Цn, Dn, пока не будет достигнута необходимая точность представления дроби. Приравнивая x-i = Цi получают значение дроби Хд (k2) =, x-1 x-2x-n.

При переводе из двоичной СС в четверичную, восьмеричную, шестнадцатеричную СС цифры двоичной системы соответ­ственно объединяются в группы по две, три, четыре цифры слева и справа от запятой, а затем эти группы заменяются на эквивалентные цифры четверичной, восьмеричной, шестнадцатеричной СС.

2. Двухбайтовые команды микропроцессора К 580.

Двухбайтные команды состоят из двух байтов. В старшем располагается код операции, а в младшем - непосредственно операнд, т.е. число, с которым работает команда. В командах обмена с портами во втором байте располагается адрес порта ввода/вывода.


Б И Л Е Т № 4

1.Представление чисел с фикс-ой (,)

В представлении чисел с фиксированной запятой положение запятой устанавливается для всех чисел или перед старшим, или после младшего разряда и остается неизменным, т.е. фиксируется. Для кодирования знака числа S используется старший разряд. Нуль в этом разряде соответствует плюсу, а единица - минусу. В остальных разрядах числа располагается мантисса М, сдвинутая таким образом, что она будет либо целая, либо дробная для всех чисел в зависимости от положения запятой.

Запятая в разрядной сетке никак не кодируется и только в программе путем детального ее анализа можно выяснить, что процессор работает с целыми или дробными числами.

Современные процессоры фирмы Intel ориентированы на систему арифметических команд для работы с фиксиро­ванной запятой после младшего разряда для m+1 = 8/16/32/64. Увеличение разрядности чисел с 8 до 64 бит способствует по­вышению точности и диапазона представления чисел новых типов ЭВМ. Пусть m+1 = 64, тогда целые числа без знака могут быть представлены от нуля до 264-1 (все единицы в разрядной сетке). С учетом знака число Х целое может лежать в диапазоне - (263-1)  Х  (263-1).

Все числа  Х  1 и Х  263, а также результаты вычислений не могут быть представлены в принятой разрядной сетке и способствуют появле­нию особых случаев и прерываний в вычислениях. Для исключения подобных случаев осуществляют масштабирование массива чисел, т.е. ум­ножают все числа (или часть) на соответствующий коэффициент фиксации.

Использование представления чисел с фиксированной запятой позво­ляет упростить схему ЭВМ, программы арифметических операций, которые можно выполнять с высоким быстродействием. Однако все числа представляются в разрядной сетке с разной точностью, так как масштабирование ведется с ориентацией на большие числа, а коэффициент фиксации массива чисел одинаков.

2. Трехбайтовые команды микропроцессора K580.

Такие команды имеют 1,2 и 3-ий байты. В 1-ом располагается код операции. Во 2-ом и 3-ем, как правило, адрес операнда, адрес команды. Причем 3-ий байт содержит старший байт адреса, а 2-ой – младший.


Б И Л Е Т № 5

1.Представление чисел с плавающей (,)

Для повышения точности и диапазона представления чисел в ЭВМ используется форма с плавающей запятой вида Х = 2P М, 1/2   М  1,

где М – нормализованная мантисса числа, 2P – характеристика числа Х, р –порядок, 2 – основание.

В этой форме порядок представлен целым числом р со знаком (Sp), ман­тисса – правильная дробь, т.е. представлена с фиксированной запятой перед старшим разрядом со знаком (S). Так как мантисса нормали­зована 1/2  М  1, старшая цифра мантиссы числа всегда равна 1, и любое число размещается в разрядной сетке ЭВМ с наибольшей возможной точностью.

Для упрощения действий над порядками их сводят к микрооперациям над целыми положительными числами путем искусственного смещения значения р на величину +pmax.­ Смещенный порядок определяется по формуле E = p +  pmax.

В смещенном порядке знак отсутствует. Для представления Е необходимо столько же разрядов, как и для представления модуля порядка и знака. Так, если порядок будет занимать один байт в числе, то 7 разрядов в обычном представлении в нем отводится под модуль порядка, и pmax = 27-1. Теперь, прибавляя к любому порядку число pmax (+127), получим смещенный поря­док.

Если при сложении мантисс появляется цифра с весом 20, то есть ман­тисса вида 1, …, то считается, что произошло левое нарушение нормализации числа, когда  М  1. А если в микрооперациях получена мантисса  М  1/2, то это соответствует правому нарушению нормализации числа, ко­гда в старшем разряде мантиссы с весом 2-1 появляется нуль.

Учитывая, что нормализованная мантисса всегда содержит 1 в стар­шем разряде, часто мантиссу сдвигают на один разряд влево, увеличивая точность представления числа включением в разрядную сетку еще одного младшего разряда мантиссы. Единица с весом 2-1 сдвигается в разряд с весом 20, однако в разрядной сетке ОЗУ она не размещается и восстанавливается только в регистрах сопроцессора. Если представить число Х1 в формате с одинарной точностью (ОТ), где под порядок отводится байт, оно будет иметь вид



2. Типы команд микропроцессора K580.

Команды микропроцессора K580 условно делятся на 5 групп:

1. Команды передачи данных

Первая группа команд обеспечивает выполнение операций размещения, обмена, загрузки и перемещения данных. Число команд – 84. Наибольшее число команд пересылки типа MOV Ri,Rj. Команды однобайтные, предназначены для пересылки операндов из одного регистра в другой или обмена информацией между РОН и ОЗУ. Например, команда MOV A,B имеет код 78(16) (дополнение к таблице 5.1); адресация – регистровая, выполняет операцию передачи содержимого регистра B в регистр A (AB). MVI Ri,V; LXI P,W.

2. Арифметические команды

Эти команды предназначены для выполнения операции сложения, сложения с переносом, вычитания, вычитания с заёмом, инкрементирования, декрементирования, десятичной коррекции аккумулятора. В большинстве случаев эти команды изменяют содержимое разрядов регистра флажков F, который содержит информацию следующего вида:

frame1S – индикатор знака;

Z – нуля;

AC – вспомогательного переноса;

P – четности;

CУ – переноса.

ADD Ri (A<-(A+Ri))

3. Логические команды

Задачей этих команд является выполнение поразрядной конъюнкции, дизъюнкции , сложения по модулю 2, сравнения содержимого А и Ri или А и V, а также циклического сдвига операндов в А (таблица 5.1). Например, команда XRA M (код – AE(16)) осуществляет сложение по модулю 2 содержимого ячейки памяти М, расположенной по адресу, находящемуся в H,L, с аккумулятором, результат операции размещает в А.

4. Команды передачи управления

Четвертая группа команд содержит команды перехода, вызова, возврата и повторного запуска. Эта группа предназначена для изменения естественного порядка следования команд.

JMP aa (C3)-команда безусловного перехода.

5. Команды ввода/вывода из периферийных устройств и организации прерываний

Последняя группа команд выполняет операции помещения в стек и извлечения из него, ввода и вывода данных, обмена данными, подтверждения и неподтверждения прерываний, управления отсутствием операций и останова, установления маски прерываний.

CALL aa (CD)

RET-команда безусловного возврата

RST i*8

PUSH

Б И Л Е Т № 6

1.Представление чисел в прямом коде.

Для выполнения арифметических операций над двоичными числами в ЭВМ могут использоваться прямой, обратный или дополнительный код. Прямой код испо-ся чаще всего для выполнения лог-их операции и для преобраз-ия чисел.

Прямой код-это обычное представление числа без изменения предст-ия мантисс

[Х]пр = S.X.

Прямой код м. исп-ся для сложения чисел с один-ми знаками, при этом знаки не складываются. Знак рез-та равен одному из слагаемых и ,если возникает перенос в старший разряд, то возникает переполнение разрядной сетки.

Числа склад-ся анал-но десят-ой арифм-ки. С разницей, что если при «+» пол-ся цифры 2 или 3, то из этого результата вычитается основание 2 и осуществляется перенос в старший разряд.

При возникновении переноса из 6 старшего разряда возникает переполнение (ПП) разрядной сетки и прерывание вычислении. Кроме того если числа представляется разными знаками, то они не м.б. сложены и осуществляется прерывание вычислений.

2.Регистры пользователя

К ним относятся регистры общ.назнач-я, регистры уазатели, указатели 16-ти разр., регистры общ.назнач-я 32-х разр.



В зависимости от типа команд может быть задействован весь регистр (32), половина регистра (16), внутри этого 16-разрядного регистра могут быть использованы H, L.

РОН:

-EAX/AX/AL-этот регистр исп-ся для операции ввода,вывода,т.е.,в режиме PIO,обмен идет через порты,затем в аккум-р,затем в память ОЗУ.Аккум-р яв-ся фиксир.ячейкой в одноадресных командах,когда один из операндов неявно зада-ся аккум-ом и рез-т операции остается в аккум-ре.Аккум-р исп-ся в командах умножения,деления,в операциях сложения,вычитания.Последний байт L внутри акк-ра исп-ся в двоично-десятич.арифметике для вып-я операции с абсолютн.точностью.

-EBX/BX регистр- исп-ся для хранения баз.адресов,сегментов,в кот-ых нах-ся данные.

-ECX/CX/CL регистр- исп-ся для подсчета циклов и др.операций.

- EDX/DX/DL – регистр данных, хранит данные по умолчанию, адрес порта при операциях ввода/вывода, используется в командах умножения и деления;

- EBP/BP – указатель базы при работе с данными в стековых структурах;

- ESP/SP – указатель (реверсивный счетчик) стека;

- ESI/SI – адресный регистр – индекс источника;

- EDI/DI – адресный регистр – индекс приемника. Вместе с SI используется в цепочечных инструкциях обработки массивов, хранит смещения (индексы) относительно базы (начала массива).

-ESI/SI-индекс источника в цепочечных операциях,когда операнды расп-ся в некотор.цепочки и исп-ся при обработке данных.


Б И Л Е Т № 7

1.Представление чисел в обратном коде.

В обратном коде числа представляются в слел. форме:

где m и n -номера позиций старшего и младшего разряда. В зависимости от положения запятой, если числа целые, то n = 0, а если дробные, то m = 0.

Из формул получения [Х]0 и [Х]Д видно, что прямой, обратный и дополни­тельный коды положительного числа совпадают. Обратный код отрицательного числа можно получить путем инверсии разрядов ман­тиссы



так как равенство подтверждается сложением

.

Отсюда справедливо также равенство


пр
.

Эта формула легко реализуется на любом регисте путем передачи с инверсных выходов разрядов регистр-сумматор. Т.о. обратный код отрицательного числа получается из прямого путем сохранения знака отриц-го числа и если он отриц-ый извлечение самого числа с инверсных выходов регистра.

2.Специальные регистры

CS-укзатель кода

SS-указатель стека

Указатели данных:DS,FS,GS,ES(16-ти разряд.), хранят адреса дескрипторов и исп-ся в работе с сегментами.

EIP/IP-32/16 разряд.счетчик команд.При извлечении команды на каждый байт он инкрементир-ся. Хранит адрес след. команды и обеспечивает режим естеств. адресации. Содержимое регистра постоян-о загр-ся в регистр адреса.

Для организации условных переходов в программах и хранения состояний вычислительного процесса предназначен регистр флагов EFLAGS, структура которого:



Флаги состояния при выполнении операций принимают следующие значения:

-CF – флаг переноса. CF = 1, если при выполнении арифметической операции возник перенос в старший разряд или заем из старшего разряда. В разных форматах операций старшим битом может быть 7, 15 или 31;

-PF – флаг паритета (четности). PF = 1, если после выполнения операции в младшем байте имеется четное число единиц, иначе PF = 0;

- ZF – флаг нуля. ZF = 1, если в результате выполнения операции результат равен нулю;

- SF – флаг знака. При выполнении арифметических операций в дополнительном коде знак хранится в старшем разряде. В SF копируется старший бит (7, 15 или 31);

Флаги управления используются для организации вычислительного процесса. Их назначение и наименование:

-TF – режим покомандного выполнения (трассировки). При TF = 1 МП осуществляет пошаговое выполнение команд, иначе – обычный режим;

-IF – прерывание. При IF = 1 допускаются внешние аппаратные прерывания по входу INTR. При IF = 0 МП игнорирует запросы INTR (прерывания запрещены или замаскированы), состояние IF игнорируется по входу NMI немаскируемых внешних и внутренних прерываний;

-DF – направление. При DF = 1 обработка цепочек слева направо и автодекремент (на 1, 2 или 4) регистров (E)SI, (E)DI. При DF = 0 обработка цепочек справа налево и автоинкремент (на 1, 2 или 4) регистров (E)SI, (E)DI;

-RF – возобновление. При RF = 1 можно маскировать особые случаи в режиме отладки программы;

-VM – V-режим. При VM = 1 устанавливается V-режим (режим эмуляции МП 8086). При VM = 0 МП работает в R- или Р-режиме;

- AC – контроль выравнивания. При AC = 1 и AM = 1 в CR0 допускается выравнивание нечетного ФА при обращении к памяти. Используется на уровне привилегий 3;

-VIP, VIF – ожидание и прерывание. Флажки устанавливаются командами Pentium в V-режиме;

-ID – идентификация. Определяет поддержку команды опроса модели МП CPUID.

Б И Л Е Т № 8

1.Алгоритм сложения обратных кодах

Числа в обр. кодах начин-ся складываться с младших разрядов и , включая, их знаки. Если возникает перенос из знакового разряда , то для коррекции рез-та эта 1 переноса прибавляется к младшему разряду сумматору или рез-ту. При выполнении операции с одинаковыми знаками м. возникнуть «+» или «-» переполнения.

ПП,

Условие фиксации переполнения для обратных и дополнительных кодов.Если условие = 0,то рез-т получится верный,размещается в разрядную сетку и вычисления м.б. продолжены.

Заметим , что при сложении чисел с разными знаками переполнение никогда не происходит.

.

Правило испол-ся для проверки правильности выполнения операции выполненный в обратных кодах.

Недостатком обратного кода явл-ся цепь циклического переноса для организации корректировки рез-та, переонс возникает из знакового разряда и «+» к младшему разряду к предварительной сумме.При этом процесс сложения повторяется, что увеличивает в 2 раза время вычислении. С целью сокращения времени и исп-ся допол-ый код.

2.Системные регистры

Регистры процессора, как сверхбыстродействующая память, предназначены для хранения операндов и команд, сведений о состоянии вычислительного процесса, обмена данными между МП, ОЗУ и портами, организации адресации и взаимодействия между блоками.

Системные регистры используются системными программистами для организации работы МП в Р- или V-режиме. Все системные регистры 32-разрядные, кроме LDTR и TR, и в i386, i486 и Pentium делятся на регистры Р-режима, управления, отладки и проверки.

К регистрам Р-режима относятся регистры GDTR, IDTR, LDTR и TR, причем LDTR и TR используются как 16-разрядные селекторы.

Регистры Р-режима предназначены для организации сегментной адресации. Регистр задачи TR используется в многозадачном режиме. Он указывает на сегмент состояния задачи (TSS), в который сначала записывается значение всех пользовательских регистров и системных регистров CR3 и LDTR – контекст предыдущей (выходящей) задачи, а затем по новому значению TR из TSS извлекается контекст загружаемой в МП на выполнение задачи.




Б И Л Е Т № 9

1.Представление чисел в дополнительном коде.

Дополнительный код можно получить по формуле

где m и n -номера позиций старшего и младшего разряда. В зависимости от положения запятой, если числа целые, то n = 0, а если дробные, то m = 0.

Из формул получения [Х]0 и [Х]Д видно, что прямой, обратный и дополни­тельный коды положительного числа совпадают. .

Если к обратному коду отрицательного числа прибавить единицу в младший разряд (+2-n), получим дополнительный код

.

Справедливо также равенство


пр


В дополнительном коде нуль представлен только 0.0... 0, отсутствует циклический перенос и корректировка резуль­тата сложения заключается в простом отбрасы­вании переноса из знакового разряда. Однако для получения дополнительного кода отрицательного числа требуется не только ин­вертирование разрядов числа, которое заме­няется в АЛУ передачей с обратных выходов триггеров регистра, но и прибавление единицы к младшему разряду в сумматоре. Недостатком сложения в обратном и дополнительном кодах является трудность опреде­ления переполне­ния разрядной сетки (ПП), которое определяется вычислением функции

ПП,

где x3,y3,z3 - знаки слагаемых и результата соответственно. Знаки слагаемых x3,y3 могут стираться после выполнения операции в одно- или двухадресных командах.

2.Регистры управления.

К регистрам управления относятся регистры CR0, CR2, CR3 и в i486 зарезервированный CR1. В регистр CR0 в младшие 2 байта включено слово состояния машины (MSW), впервые появившееся в МП 286, в следующих МП расширенное дополнительными информационными битами. Структура CR0 показана на рисунке.



Назначение информационных битов CR0 следующее:

- PE – реальная адресация. При PE = 0 МП работает в режиме реальной адресации. Устанавливается командой загрузки CR0;

- MP – слежение за сопроцессором, при его отсутствии MP = 0;

- EM – эмуляция сопроцессора, при EM = 1 генерируется ситуация 7 (сопроцессор отсутствует);

- TS – задача переключена. TS = 1 при каждом переключении задач;

- ET – тип сопроцессора. ET = 1 при наличии Intel 387 и ET = 0 при наличии Intel 287;

- NE – ошибка сопроцессора. При NE = 1 сообщаются ошибки FPU и возможны прерывания;

-WP – защита записи. При WP = 1 не допускается изменение области памяти пользователя супервизором;

-AM – маска выравнивания. При AM = 0 контроль выравнивания запрещен;

-NW – запрет сквозной записи. При NW = 0 сквозная запись и циклы недействительности разрешены;

-CD – разрешение кэш. При CD = 0 внутренний кэш используется, иначе – нет;

-PG – включение страничной адресации. При PG = 1 страничный механизм включен, иначе – выключен. При страничной адресации, когда бит CR0 (31) = 1, и наличии свопинга в CR2 заносится линейный адрес страницы, отсутствующей в ОЗУ.

Регистр CR3 используется как базовый регистр каталога страниц в i386, i486 и Pentium. В младших разрядах имеет два информационных бита:

-PWT – сквозная запись страниц. При PWT = 1 устанавливается способ сквозной записи, а при PWT = 0 – способ обратной записи;

-PCD – запрет кэширования страниц. При PCD = 1 запрещена загрузка страниц в кэш.

Регистр CR4 используется только в МП Pentium. Имеет следующие информационные биты:

-VME – расширение V-режима. При VME = 1 поддерживаются флаги прерываний VIF и VIP;

-PVI – виртуальное прерывание защищенного режима. При PVI = 1 позволяет выполнять программы уровня привилегий 0 на уровне привилегий 3;

-TSD – разрешение маркера времени. При TSD = 1 допускается выполнение команды RDTSC;

-DE – расширение отладки. При DE = 1 разрешаются точки останова по I/O;

-PSE – расширение размера страниц. При PSE = 1 страницы имеют размер в 4 Мб;

-MCE – контроль машины. При MCE = 1 допускается расширенный контроль.

Б И Л Е Т № 10

1.Адресация команд.

Команда располагается в проге обычно в естественном порядке и послед-но поступают в процессор для обработки. Принцип был заложен Джоном Фон Нейманом , кот-й предложил расположить ком-ы в опер-ом уст-ве послед-но их извлекать для вычислении. Поэтому все машины наз-ся Нейманского типа.

В ЭВМ используются одно-, двух- или трехадресные команды.

Самой быстродействующей и наиболее гибкой для программирования является трехадресная команда вида

frame4В структуре этой команды имеется поле кода операции (КОП) и три адреса операндов А1, А2, А3. С помощью этой команды легко программируются многие операции. Например, сложение Z = X + Y можно запрограммиро­вать так: в поле КОП закодировать адрес микропрограммы сложения, находящейся в постоянной памяти УУ, в А1 закодировать адрес операнда Х, в А2Y, а в А3 разместить адрес, куда направить результат сложения. Недостатком трехадресных команд (трехадресных ЭВМ) являются значительные за­траты оборудования на размещение адресов А1, А2, А3 и наибольшая разрядность шины данных.

Для устранения этих недостатков используют двух- или одноадресные команды вида

frame5

frame6При двухадресных командах один из адресов фиксируют. Например, результат операции передается по адресу (на место) первого операнда. При этом значение первого операнда, естественно, стирается. При одноадрес­ной команде для выполнения операций фиксируют и место нахождения первого операнда, используя, например, специальный регистр – аккумулятор (ЕАХ) – или верхнюю ячейку (вершину) стековой памяти.

2. Регистры отладки

К регистрам отладки МП i386, i486, Pentium относятся 8 регистров DR0DR7. Регистры DR4, DR5 в этих МП зарезервированы. В регистры DR0DR3 при отладке программ загружаются 4 линейных 32-разрядных адреса однобайтной команды INT 3 (код операции CCh) контрольных точек останова 0, 1, 2, 3. Эта команда временно программно заменяет первый байт кода операции команды, на котором необходимо остановить вычисления для контроля правильности выполнения участка программы. Каждая из контрольных точек описывается отдельно в DR7, а состояние отладки в DR6. Формат регистров DR6 и DR7 показан на рисунке.

Информационные разряды DR6 имеют следующее назначение:

B0...B3 – фиксация контрольной точки. Bi=1 (i = 03) при совпадении соответствующего адреса в DR0  DR3 с адресом обрабатываемой команды в устройстве предвыборки команд;

-BD – использование отладочных регистров. При BD = 1 следующая команда будет читать или записывать в один из отладочных регистров;

-BS – пошаговый режим. BS = 1 при трассировке и TF = 1;

-BT – многозадачный режим. BT = 1 при переключении задачи и T = 1 в TSS.

Регистр управления отладкой DR7 имеет следующие информационные биты:

-Li/Gi – разрешение локальных и глобальных i-х контрольных точек. При Li = 1 разрешена установка контрольной точки задачи, а при Gi = 1, так же, как и при Li = 1, но для всех задач. При переключении задач Li очищаются;

-LE, GE – контрольные точки данных. При LE = 1 и GE = 1 МП выдает сообщение после завершения соответствующей команды по обработке данных. При переключении задач LE очищается, GE – нет;

-LENi – длина проверяемого интервала памяти для каждой контрольной точки (область остановки, внутри которой условия останова могут сработать).

При <LENi>, равном:

1) <00> – 1 байт;

2) <01> – 2 байта;

3) <10> – не определено;

4) <11> – 4 байта;

-R/Wi – прерывание по типу доступа к памяти, возникает при <R/Wi>, равном

1) <00> – при выполнении команды;

2) <01> – при записи данных;

3) <10> – не определено;

4) <11> – при чтении/записи;

-GD – защита отладчика. При GD = 1 устанавливается защита обращения к регистрам отладки. При вызове процедур отладки GD сбрасывается.

Регистры отладки доступны только в R- и Р-режиме при уровне привилегий 0.


Б И Л Е Т № 11

1.Виды команд.

Команды бывают 4-х видов:

Для считывания операндов и команд в процессор кроме прямой адресации, при которой поле адреса указывает на ячейку памяти (регистр МП), где хранится операнд или команда, может использоваться также непосред­ственная, косвенная или ассоциативная адресация.

1) При непосредственной адресации операнд I располагается в самой команде вида

frame7В поле I располагается сам операнд, т.е. располагается само число, это число используется для вып-я операций.

Эта команда самая быстрая, не требует обращения к памяти, числа жестко закреплены. Эта команда ограничена в применении.

2) Команды с прямой адресацией

frame8В поле адреса указывается № устройств, где нах-ся операнд. Обычно адрес ОЗУ, РОН.

Невозможно необходимые числа четко расположить по указанным адресам.

3) Команды с косвенной адресацией

frame9В поле расп-ся не адрес операнда А1, а адрес устройства, где находится адрес операнда.

Это позволяет менять расположение операнда в области оперативной памяти и тем самым динамически загружать память в зависимости от занятости.

4) Команды с ассоциативной адресацией

frame10В поле адреса указ-ся признак, ключ.

Ассоциативная адресация позволяет организовать поиск по содержанию, при этом опрос ведется по всей памяти, не искл-я конфликтные ситуации.

2. Регистры проверки

Регистры проверки TR3TR7 предназначены в i386, i486 для тестового контроля КЭШ и буфера TLB в устройстве страничного преобразования. Регистры TR3TR5 используются для проверки кэш-памяти i486 и имеют формат, показанный на рисунке:



Регистр данных TR3 позволяет осуществить доступ к 128-разрядным буферам чтения и заполнения кэш. Загрузка TR3 в буфер или чтение двойного слова (ячейки) из буфера в TR3 осуществляется последовательно, и место чтения/записи в буфере определяется состоянием регистра TR5.

Регистр TR4 определяет состояние тестирования кэш. Младшие биты TR4(2, 0) зарезервированы, старшие 21 бит TR4(31, 11) используются для хранения информации о значении тэга. Остальные разряды имеют следующие назначения:

-Дос – биты достоверности, используются при операциях считывания для того множества, к которому производилось обращение;

-LRU – содержит 3 бита LRU при поиске того множества, к которому производилось обращение;

-V – бит верности, при считывании копирует соответствующий бит Дос, при записи становится новым битом достоверности для выбранных направления и множества.

Регистр управления TR5 содержит 7-битное поле SET SEL выбора одной из 128 строк множества, а поле CTL предназначено для задания следующих функций:

- < 00> – запись/считывание в буфер заполнения;

- < 01> – запись в кэш;

- <10> – считывание из кэш;

- <11> – очистка кэш, фиксация всех строк недостоверности.

Поле ENT регистра TR5 управляет выбором направления при записи/считывании в кэш или определяет ячейку при обращении к буферу заполнения в соответствии с хранимой в нем кодовой комбинацией.

Регистры TR6, TR7 используются для тестирования буфера TLB в i386, i486.

Б И Л Е Т № 12

1. Стековая память.

Использование стековой памяти оказалось весьма эффективным при построении компилирующих и интерпретирующих программ:

-программ, использующих многократные вычисления алгебраических функций и нестандартные арифметические операции;

-программ с обработкой операндов с последовательным размещением;

-организации прерываний и мультипрограммных режимов.

Принцип работы стековой памяти поясняется схемой

Работа стековой памяти осуществляется по правилу: "последним записан – первым считан". Так, вначале записывается в стек число Х1. Затем число Х1 сдвигается вверх при записи числа Х2 в стек. Тем самым любое записываемое число Хi сдвигает массив "вверх" и размещается в нижней ячейке. При чтении считывается содержимое самой "нижней "ячейки, а весь оставшийся массив чисел сдвигается "вниз". Размещая и считывая двоичные коды в указанном порядке, легко организовать поиск последнего записанного кода или организовать последовательную обработку кодов Хn, ..., Х1. Однако микрооперация сдвига массива требует значительных аппаратных затрат. С целью упрощения стековой памяти используют специальный реверсивный счетчик-указатель стека SP. При использовании SP не требуется микрооперация сдвига массива, достаточно перемещения возбуждения "вверх" или "вниз" выходных шин с дешифратора адреса. Так, при записи счетчик декрементируется SP-1 и число через шину данных записывается "вверх" (в сторону младших номеров шин DCA), при чтении число сначала считывается, затем устанавливается адрес следующего операнда (SP+1) для возможного считывания.

При записи (считывании) двухбайтных операндов в восьмиразрядную память SP последовательно инкрементируется (декрементируется) дважды SP+2 (SP-2). При этом запись (считывание) осуществляется побайтно в две соседние ячейки: в М(SP), М(SP+1) – при считывании, в М(SP-1), М(SP-2) – при записи. Содержимое ячеек М(SP) и М(SP+1) определяет информацию в вершине стека (SГ), которая загружается в РС или РОН при чтении стековой памяти.

2. Регистры сопроцессора

Сопроцессор – это специализированный математический процессор. Он предназначен для параллельного вычисления арифметических операций с плавающей точкой и разгрузки процессора. В i486 и Pentium сопроцессор включен в структуру МП как устройство с плавающей точкой – FPU.

В состав FPU входит УУ, операционный блок, 8 регистров стека R0  R7, регистры управления CW и состояния SW, регистр тэгов TW, указатель команды IP и указатель данных DP. Структура регистров показана на рисунке:



Восемь 80-битных регистров R0R7 предназначены для хранения чисел с плавающей точкой в расширенном вещественном формате. Состояние 3-битного поля TOP регистра SW указывает на вершину стека. В поле M регистров R0R7 заносится мантисса, знак которой располагается в 79 разряде. В поле Е располагается смещенный порядок числа.

Для определения состояния стека предназначен регистр тэгов TW, в котором 2-битные поля TAG (i), где i = 0,1,...,7, определяют соответственно состояния регистров R0R7 Состояние TAG(i) используется для упрощения контроля и правильного обращения к стеку. Так, TAG (3) определяет состояние R3.

Флаги в CW и SW устанавливаются операционным блоком FPU при вычислениях в случае возникновения соответствующей особой ситуации, и при отсутствии маски (PM, UM, OM, ZM, DM, IM) в регистре управления CW. Содержимое указателя и селектора команд IP и указателя и селектора данных DP используется процедурами обработки особых случаев. В регистр IP сопроцессора МП передает адрес обрабатываемой.





Б И Л Е Т № 13

1.Команды ввода/вывода, обращение к стеку и управление.

IN ap вводит данные в A из порта перефирийного устройства, адрес которого определяется вторым байтом команды.

OUT ap выводит данные из A в порт, адрес которого определяется вторым байтом команды.

PUSH RP помещает содержимое регистровой пары RP в стек. В ячейку M(SP-1) помещает значение старшего регистра, в M(SP-2)- значение младшего регистра пары, указатель стека дважды декрементируется SP=SP-2.

Разновидностью этой команды является команда занесения в стек слова состояния процессора PUSH PSW , которвя помещает в M(SP-1) содержимое А, а в ячейку М(SP-2) содержимое F, причем разрядам ячейки M(SP-2) присваиваются b0<= СУ, b2<=P,b4<=AC,b6<=Z,b7<=S.

POP RP извлекает из стека в регистровую пару RP содержимое двух ячеек памяти, в младший регистр загружаются данные из M(SP), а в старший- из M(sp+1).

XTHL осуществляет обмен содержимого H,L с двумя ячейками вершины стека: LM(SP), H M(SP+1).

SPHL передает в указатель стека содержимое регистровой пары H,L.

EI разрешает прерывания только после выполнения следующей команды EI.

HLT оставнов вычислений.

2.Дескрипторы сегмента.

Дескриптор содержит:

-линейный базовый адрес сегмента Вс (31,0) в полях, соответствующих разрядам (63,56) и (39,16);

-размер сегмента (предел) Рс (19,0), который находится в разрядах (51,48) и (15,0);

-байт прав доступа AR в разрядах (47,40).

Атрибуты дескриптора имеют следующее назначение:

-А – бит доступа, устанавливается в "1" операционной системой при обращении к сегменту, используется в свопинге;

-Тип – 3 бита определяют назначение сегмента и допустимые в нем операции: <000> – сегмент "0" - предназначен для данных и только считывания, 1 (<001>) - сегмент данных для записи и считывания, 2 – стек для считывания, 3 – стек для записи и считывания, 4-6 – сегмент кода, 7 – <111> подчиненный сегмент кода с разрешением выполнения и считывания. Операция выполнения предполагает использование считанного сегмента как команды, а считывания – как данных, причем запись в любой сегмент кода запрещена;

-S – системный. При S = 0 дескриптор описывает системный объект;

-DPL – двухбитное поле, определяет привилегии от 0 до 3 (код <11> – наименьший уровень);

-Р – присутствие (Р = 1 – сегмент находится в физически доступной памяти).

Бит дескриптора ^ U используется при необходимости пользователем, бит Х зарезервирован (Х = 0). Бит D = 1 команда работает с 32-битными данными. Бит G является битом гранулярности. При G = 0 предел измеряется в байтах, при G = l предел измеряется в страницах Рс  4К.


Б И Л Е Т № 14

1.Команда RET безусловного возврата.

RET безусловный возврат к команде основной программы: её адрес загружается в РС из вершины SГ стековой памяти и к указателю стека прибавляется 2.

Код С9

^ PCHM(SP+1) SP=SP+2

PCLM(SP)

842A

……

8517

PC=8517 M(8517)=C9

В верхней ячейке стека она извлекает адрес 04 и загружает мл. байт счетчика PCL ,указатель инкрементируется на 1 и счетчик PCH загружается старшим байтом 80. В результате PCH=842A,что соответствует адресу 8004.Т.о. указатель возвращается в исх. состояние,счетчик команд возвращает адрес прерванной команды и вып-ся действие с осн.программы.

2.Устройство страничного преобразования

В P- и V-режимах МП 386 и выше могут поддерживать страничную адресацию. При ней память 4 Гб разбивается на 1 М страниц емкостью по 4 Кб каждая. Тогда физический адрес байта вычисляется как

<ФА (31,0)> = <<АС(19,0)>, < Асм(11,0)>>, где

Ас(19,0) – 20-разрядный адрес страницы, от 0 до FFFFFh, который передается в старшие разряды ША(31,12);

Асм(11,0) – 12-разрядный адрес смещения внутри страницы, который передается в младшие разряды шины адреса ША(11,0).

По этой формуле вычисляется виртуальный (virtual – фактический) адрес любого байта данных, размещенных по страницам. Причем номер страницы занимает старшие разряды шины адреса; адреса страниц выровнены по границе, т.е. младшие 12 разрядов номера страницы равны нулю, и поэтому номера новых страниц следуют с шагом 212 (4К) в линейном адресном пространстве 4Г. Если программа занимает память под свой код и данные с числом страниц и их номерами, не выходящими за емкость ОЗУ, собранного на ИС, вычисление адреса <АС(19,0)>, <Асм(11,0)> совпадает с обычным способом прямой адресации к физической памяти основного ОЗУ и приводит лишь к снижению быстродействия обмена. В данном случае эффективным будет режим запрета страничного преобразования.

Однако в том случае, если программа работает с виртуальными адресами из верхней области линейного адресного пространства, превышающей емкость ОЗУ, следует:

-размещать информацию по страницам;

-необходимые страницы в процессе работы последовательно переписывать с диска в ОЗУ;

- виртуальные адреса страниц Ас(19,0) преобразовывать в адреса страниц (кадров) реальной физической памяти ОЗУ Ас*(19,0). Преобразование Ас(19,0)?Ас*(19,0) может быть осуществлено при помощи косвенной адресации, когда каждому адресу Ас(19,0) ставится в соответствие адрес ячейки памяти, где хранится Ас*(19,0). Если в 20 разрядах таких ячеек размещать реальный адрес страницы, а в других – дополнительную информацию о странице, то каждый элемент этой таблицы (дескриптор) может занимать 4 байта. Тогда при числе страниц 1М емкость памяти, требуемая под таблицу преобразования, может достигать 4 Мб. В мультизадачной среде таких таблиц может потребоваться несколько. Тогда таблицы сами могут занять всю область ОЗУ, что недопустимо.

К преимуществам страничной адресации относится возможность использования всей области линейного пространства.

К недостаткам можно отнести:

- обмен страницами, которые могут быть не полностью заполнены информацией;

- снижение производительности из-за свопинга и операций преобразования адреса;

- сложность контроля со стороны пользователя за динамическим распределением памяти;

- потеря части ОЗУ на размещение таблиц PDE и PTE.

Б И Л Е Т № 15

1. Команды прерывания

RSTi*8 повторный пуск (рестарт) осуществляет прерывание выполнения основной программы, адрес команды основной программы передается в стековую память аналогично командам CALL aa. Счетчик команд загружается фиксированным адресом ячейки ППЗУ. Так, команда RST7*8 загружает РС адресом 7*8=56(10)=0038(16).

M(SP-1) PCH SP=SP-1

M(SP-1) PCL PC=8*i(10)

frame11В этих ячейках можно записать любые подпроги прерывания, при этом не исключено, что вычислит. процесс м/б приостановлен. Поэтому,команда RST обслуживает эксплуатацию нового микропроцессора.

Стек можно загрузить не только адресом,но и данными в т.ч. перезагрузить содержимое РОН.Это важно в мультипрогммном режиме,когда прерывается одна прога,осущ-ся переход к др.проге,затем к третьей и в любом порядке возврат к первичной проге.В рез-те,требуется постоянно перегружать содержимое процессора.

Для перезагрузки регистров исп-ся:

PUSH RP помещает содержимое регистровой пары RP в стек. В ячейку М(SP-1) помещает значение старшего регистра, в М(SP-2) – значение младшего регистра пары, указатель стека дважды декрементируется SP=SP-2. Разновидностью этой команды является команда занесения в стек слова состояния процессора PUSH PSW, которая помещает в М(SP-1) содержимое А, а в ячейку М(SP-2) содержимое F, причем разрядам ячейки М(SP-2) присваиваются b0СУ, b2P, b4АС, b6Z, b7S.

код С5,однобайтная

Команда выполняется за несколько тактов,напр.

8210 PUSH В SP=8400

B=DA

C=22

M(83FF)=B=DA

M(83FF)=B=DA

PC=8211

POP RP извлекает из стека в регистровую пару RP содержимое двух ячеек памяти, в младший регистр загружаются данные из М(SP), в старший – из М(SP+1). К указателю стека прибавляется 2. Разновидностью этой команды является POP PSW, которая из ячейки М(SP) загружает регистр F по следующему правилу: флагу СУb0, Pb2, ACb4, Zb6, Sb7, AM(SP+1).

RP(M(SP+1),M(SP))

SP=SP+2

2. Принцип вычисления адреса в устройстве страничного преобразования

Вычисление адреса операнда ФА (31,0) в ОЗУ по линейному адресу ЛА(31,0) осуществляется поэтапно по следующему правилу:

ФА (31,0) = <<PTEI L (31,12)>, <ЛА (11,0)>>, где

PTEI L (31,0) = M1 (<PDE I (31,12)>, <ЛА (21,12)>),

PDE I (31,0) = M2 (<CR3 (31,12)>, <ЛА (31,22)>)

На первом этапе в МП извлекается содержимое ячейки памяти М2 (дескриптор таблицы PDE), где в 20 старших разрядах хранится базовый адрес таблицы PTEI с физическими адресами страниц. Содержимое М2 извлекается из ОЗУ по ШД (31,0) по адресу ША (31,0) = <<CR3 (31,12)>, <ЛA (31,22)>>, где старшие 20 разрядов являются базовым ФА каталога базовых адресов таблиц страниц PDE и располагаются в регистре CR3, а 10 младших разрядов ЛА (31,22) определяют смещение I в каталоге. Базовый ФА <CR3 (31,12)> таблицы PDE заносится в регистр PDBR операционной системой при включении режима страничного преобразования. Он не изменяется при решении задач.



На втором этапе содержимое 20 старших разрядов М2 используется при определении базового адреса таблицы <PTEI (31,0)>, которое передается в старшие разряды ША, а к 10 младшим разрядам ША подключается содержимое <ЛА 21,12>. По этому ФА извлекается элемент PTEIL (L-й дескриптор таблицы PTEI). Элемент PTEIL является ячейкой М1, где в 20 старших разрядах хранится ФА страницы А*С (19,0). Для извлечения операнда из ОЗУ в старшие разряды ША подается физический адрес страницы <А*С (19,0)> = <PTEIL (31,12)>, а в младшие – смещение внутри страницы <АСМ (11,0)> = <ЛА (11,0)>.


Б И Л Е Т № 16

1. Команда обмена с портами

Обмен микропроцессора К580 осущ-ся прогой ч/з аккумулятор. Исп-ся 2-х байтные команды ввода,вывода.

IN ap DB A(ap)

OUT ap D3 A(ap)

frame12

frame13^ Команда ввода

Обращ-ся к порту с адресом,нах-ся во 2-м байте,подключает его к шине данных и содержимое заносит в акк-р, а далее из аккумулятора данные могут перезагрузиться в любой из РОН или же быть переданы а ОЗУ.

IN aр вводит данные в А из порта периферийного устройства, адрес которого определяется вторым байтом команды.

Команда вывода выполняет обратные действия,содержимое акк-ра передается в порт по адресу 2-го байта команды.В соврем.процессорах PIO(програм.режим)заменен на DMA.В режиме DMA обмен с внешними условиями вып-ся на спец.шине м/у портамии и ОЗУ.Первым используется процессор из режима обмена.

OUT ap выводит данные из А в порт, адрес которого определяется вторым байтом команды.

Команда NOP код 00 осуществляет пропуск данных такта,удобна для прог-ов как резерв.

Команда HLT ,код 76,однобайтная-команда остановки. При этой команде содержимое микропроцессора сбрасывает-ся , он останавливается и идет к спец.указателям.

2. Кэш

Под кэш-памятью (кэш) понимается буферное оперативное, более высокого быстродействия, чем основное ОЗУ, запоминающее устройство, имеющее в своем составе схему быстрого поиска информации. Различают кэш первого уровня (L1), или внутренний, и второго уровня (L2), или внешний, подключаемый к шине процессора. Внутренний кэш работает с быстродействием МП, внешний – синхронно с устройствами шины процессора. Внутренний кэш является буфером между регистрами МП и ОЗУ. Если имеется внешний кэш, то он является буфером между внутренним кэш и ОЗУ. Кэш-2 может быть линейным, подключаемым к одной системной шине МП, или тыльным, выполняющим обмен по двум шинам, одна из которых осуществляет связь с МП на более высокой частоте, чем другая процессорная с ОЗУ. Иногда ЭВМ имеет в составе и кэш-3, которая является буфером между кэш-2 и ОЗУ. Емкость памяти внутреннего кэш определяется типом МП (8, 16 Кб и более), а память внешнего кэш может. Кэш строится на элементах SRAM с временем доступа 4.5 – 12 нс и схемах сравнения, и поэтому ощутимо дороже динамических ОЗУ.

  1   2   3



Скачать файл (690.5 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации
Рейтинг@Mail.ru