Logo GenDocs.ru

Поиск по сайту:  


Загрузка...

Вычислительные машины, системы и сети. ЭВМ и вычислительные системы - файл KKR.doc


Вычислительные машины, системы и сети. ЭВМ и вычислительные системы
скачать (640.7 kb.)

Доступные файлы (4):

KKR.doc218kb.10.12.2008 17:17скачать
Qk_МПС.doc397kb.21.10.2008 19:28скачать
Вариант 2.doc98kb.21.10.2008 19:28скачать
Курсовая работа.doc1788kb.21.10.2008 19:27скачать

содержание
Загрузка...

KKR.doc

Реклама MarketGid:
Загрузка...
Федеральное агентство по образованию


Государственное образовательное учреждение

высшего профессионального образования

«Тульский государственный университет»


Кафедра "Системы автоматического управления"


Курсовая работа

по дисциплине

ЭВМ И ВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ

на тему

«РАЗРАБОТКА МПС»


Выполнили: Изотов Д.И., гр. 120911

Санин В.А., гр. 120111

Руководитель: к.т.н., доц. каф. САУ Морозов О.О.


Тула 2004 г.

Содержание

Введение 3

Выбор микропроцессора 4

Проектирование памяти 5

Проектирование устройства ввода-вывода. 7

Разработка программного обеспечения 8

Исходный текст программы 8

Основная программа 9

Вывод по работе. 17

В данной работе была разработана МПС на базе восьмиразрядного МП Z80. Довольно простое аппаратное решение дополняется весьма длинной программой на языке Ассемблер. Это накладывает определённые ограничения на частоту входных сигналов. 17

Список литературы 18

Введение



Микропроцессоры и микропроцессорные системы в настоящее время являются наиболее массовыми средствами вычислительной техники. Разработка микропроцессорных систем является сложной проблемой, стоящей на стыке общесистемных вопросов с вопросами проектирования средств вычислительной техники и разработки программного обеспечения.

Широкая автоматизация процессов в сферах производства, научных исследований, эксплуатации оборудования с использованием средств вычислительной техники является основным направлением интенсификации физического и интеллектуального труда человека, повышения производительности труда.

Основной технической базой автоматизации управления технологическими процессами является специализированные микропроцессорные устройства (МПУ). При изучении специализированных МПУ рассматриваются приемы проектирования как аппаратных, так и программных средств МПУ. Проектирование аппаратных средств требует знания особенностей микропроцессорных комплектов микросхем различных серий. Проектирование программных средств требует знаний, необходимых для выбора метода и алгоритма решения задач, входящих в функцию МПУ, для составления программы (часто с использованием языков низкого уровня – языка кодовых комбинаций, языка Ассемблера), а также умение использовать средства отладки программ.
^

Выбор микропроцессора



Анализируя задание, выбираем центральный процессор (ЦП) исходя из разрядности шины данных (ШД) – 8 бит, тактовой частоты – 1 МГц, общего объема памяти 64 КБайт – шина адреса 16 разрядов. Наиболее подходящий и довольно простой процессор – Z80 фирмы Zilog.

В соответветствии с заданием МПС должна контролировать сердечный ритм и отображать частоту пульса на семисегментном индикаторе.



Рисунок 1.

Схема включения центрального процессора
^

Проектирование памяти


Шестнадцатибитная линия адреса процессора Z80 при разрядности 8 бит позволяет адресовать 64 Кбайта памяти и 512 устройств ввода\вывода (256 ввода, 256 вывода).

Требуется спроектировать блок запоминающего устройства со следующими параметрами:

    • объем ОЗУ – 16 Кб, с возможностью расширения банками по 8Кб до 48 Кб.

    • объем ПЗУ – 16 Кб, с возможностью расширения банками по 8Кб до 48 Кб.

Для хранения в ОЗУ 16 Кб необходимо 2 микросхемы 573РФ4 (банк памяти) с организацией 8Кб x 8 ( объем 65536 бит, органзация 8192x8). Для хранения в ПЗУ 16 Кб потребуется 2 такие же микросхемы.

Разряды шины адреса А0-А12 поступают одновременно на все микросхемы ОЗУ, т. к. для адресации (выбора) 8192 восьмиразрядных ячеек памяти необходимо 13 двоичных разрядов (213 = 8192). Аналогично для адресации памяти ПЗУ используется 13 разрядов.

Выбор той или иной страницы памяти производит адресный дешифратор. Для его разработки необходимо составить таблицу адресов памяти (см. табл. 1). Начальный адрес нулевой страницы ПЗУ 0000h, а конечный BFFFh, т. к. конечный адрес представляется логическими единицами во всех 13-ти разрядах А0-А12. Начальный адрес следующей страницы ПЗУ формируется как двоичная сумма конечного адреса предыдущей страницы и логической единицы в младшем разряде, т. е. Имеет место перенос единицы в разряд А13. Для определения конечного адреса этой страницы прибавляем к начальному адресу 213-1, т. е. код с логическими единицами в разрядах А0-А12. Аналогично строится таблица для страниц ОЗУ. Таблица (карта) памяти составляется исходя из того, что нижние адреса занимает ПЗУ (16 Кбайт), адреса ОЗУ следуют за ПЗУ (16 Кбайт), остальные 32 Кбайт свободны (т.к. общий объем памяти 64 Кбайт).


Таблица 1. Адресное пространство (карта) памяти

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Aдрес

№стр

ЗУ

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0000

0

ПЗУ

0

0

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1FFF

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

2000

1

0

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

3FFF

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

4000

2

0

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

5FFF

0

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

6000

3

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

7FFF

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

8000

4

1

0

0

1

1

1

1

1

1

1

1

1

1

1

1

1

9FFF

1

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

A000

5

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

BFFF

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

C000

0

ОЗУ

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

DFFF

1

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

E000

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

FFFF


На основании произведенных рассуждений строится адресный дешифратор. Используемые дешифраторы имеют вход «Разрешение дешифрации». Если на этом входе присутствует уровень логический ноль, то дешифрация разрешена. На входе разрешения дешифратора подается сигнал «Запрос памяти» и сигналы «Чтение» и «Запись», объединенные логической функцией «И». В этом случае дешифрация номеров страниц памяти будет производить только тогда, когда имеет место обращение к памяти для чтения или записи.

Сформированные сигналы «Выбор страницы» поступают на входы «Выбор микросхемы» каждой страницы памяти. При наличии уровня логического нуля на этом входе микросхема памяти выводится из высокоимпеденсного состояния и ее выводы подключаются к шине данных.

На микросхеме ОЗУ, кроме сигнала «Выбор микросхемы» поступает сигнал «Чтение/Запись». Если на этом входе присутствует логическая единица, то осуществляется запись байта информации с ШД в ячейку с адресом А0-А12, иначе осуществляется считывание данных из микросхемы в ШД. Такой режим микросхем обеспечивается подачей сигнала «Запись памяти» на вход «Чтение/Запись».



Рисунок 2.

Дешифратор памяти

^

Проектирование устройства ввода-вывода.



В соответветствии с заданием МПС должна выдавать три сигнала с заданной частотой, фазой, скважностью и логикой. Для реализации данной задачи целесообразно использовать 3 програмиируемых таймера КР580ВИ53, реализация работы которых основана на взаимном расположении элементов схемы согласно рисунку. Прием входных сигналов осуществляется при помощи шинного драйвера.

На рисунке изображен только один канал. Остальные два канала ПИТ реализуются аналогично.


^

Рисунок 3.

Организация ввода-вывода




Разработка программного обеспечения



В соответствии с заданием программа разрабатывается на Ассемблере процессора I8086 с использованием системы команд выбранного процессора Z80. Логически программа состоит из:

1) обработчика маскированного прерывания, в котором происходит: анализ принимаемых сигналов, их обработка и в соответствии с содержанием принятого сигнала изменяется режим работы всей системы;

2) основной программы, где устанавливается режим прерывания и происходит ожидание прерывания.
^

Исходный текст программы




workipt1 equ 00000000b ; Включение ИПТ 1

log1 equ 00000001b ; Смена логики канала 1

workipt2 equ 00000010b ; Включение ИПТ 2

log2 equ 00000011b ; Смена логики канала 2

workipt3 equ 00000100b ; Включение ИПТ 3

log3 equ 00000101b ; Смена логики канала 3

error equ 00000110b ; Сигнал «ошибка»

ok equ 00000111b ; Сигнал «Все нормально»

input equ 00001110b ; Входной сигнал

reset equ 00001111b ; Перезагрузка

usipt1 equ 00111001b ; Загрузка управл. слова в ИПТ 1

recipt10 equ 00001001b ; Загрузка данных в счетчик 0 ИПТ 1

recipt11 equ 00011001b ; Загрузка данных в счетчик 1 ИПТ 1

recipt12 equ 00101001b ; Загрузка данных в счетчик 2 ИПТ 1

readipt10 equ 00001000b ; Чтение данных из счетчика 0 ИПТ 1

readipt11 equ 00011000b ; Чтение данных из счетчика 1 ИПТ 1

readipt12 equ 00101000b ; Чтение данных из счетчика 2 ИПТ 1

usipt2 equ 00111011b ; Загрузка управл. слова в ИПТ 2

recipt20 equ 00001011b ; Загрузка данных в счетчик 0 ИПТ 2

recipt21 equ 00011011b ; Загрузка данных в счетчик 1 ИПТ 2

recipt22 equ 00101011b ; Загрузка данных в счетчик 2 ИПТ 2

readipt20 equ 00001010b ; Чтение данных из счетчика 0 ИПТ 2

readipt21 equ 00011010b ; Чтение данных из счетчика 1 ИПТ 2

readipt22 equ 00101010b ; Чтение данных из счетчика 2 ИПТ 2

usipt3 equ 00111101b ; Загрузка управл. слова в ИПТ 3

recipt30 equ 00001101b ; Загрузка данных в счетчик 0 ИПТ 3

recipt31 equ 00011101b ; Загрузка данных в счетчик 1 ИПТ 3

recipt32 equ 00101101b ; Загрузка данных в счетчик 2 ИПТ 3

readipt30 equ 00001100b ; Чтение данных из счетчика 0 ИПТ 3

readipt31 equ 00011100b ; Чтение данных из счетчика 1 ИПТ 3

readipt32 equ 00101100b ; Чтение данных из счетчика 2 ИПТ 3

Stack equ FFFFh ; Адрес стека

x DB 0

y DB 0

xsignal DB 1 ; Флаг – сигнал выдается/не выдается

phase1 DW 0 ; Фаза канала 1

phase2 DW 0 ; Фаза канала 2

phase3 DW 0 ; Фаза канала 3

shirina1 DB 1 ; Скважность канала 1

shirina2 DB 1 ; Скважность канала 2

shirina3 DB 1 ; Скважность канала 3

freq1 DW 1 ; Частота канала 1

freq2 DW 1 ; Частота канала 2

freq3 DW 1 ; Частота канала 3

logika1 DB 1 ; Логика канала 1

logika2 DB 1 ; Логика канала 2

logika3 DB 1 ; Логика канала 3

n DW

freqz DD

^

Основная программа


org 0000h ; Программа начинается здесь

jmp begin

jmp Int

Begin: Di

IM1

Mov SP, Stack ; Устанавливаем адрес стека

Mov freqz, 10000000b ; Записываем значение 2000000

Mov freqz+1, 10000100b

Mov freqz+2, 00011110b

Ei

Halt


Int: org ___h ; Обработчик прерывания


cmp y, 0 ; В зависимости от порядка поступ. байта выбираем код

je @y0

cmp y, 1

je @y1

cmp y, 2

je @y2

cmp y, 3

je @y3

cmp y, 4

je @y4

cmp y, 5

je @y5

cmp y, 6

je @y6

cmp y, 7

je @y7

cmp y, 8

je @y8

cmp y, 9

je @y9


@error Out error, 1 ; Обработка в случае ошибки

xor y, y ; Обнуляем значения принятых байтов и выдаем сигнал

xor x,x ; на канал ошибки

xor x+1,x+1

xor x+2,x+2

xor x+3,x+3

xor x+4,x+4

xor x+5,x+5

xor x+6,x+6

xor x+7,x+7

xor x+8,x+8

xor x+9,x+9

RetI


@y0: in x, input ; В зависимости от принятых байтов выполняем

inc(y) ; определенный код

cmp x, 00101110b ; .

jne @error

RetI

@y1: in x+1, input

inc(y)

RetI

@y2: in x+2, input

inc(y)

cmp x+2, 00001101b ; cr

jne @not_cr


cmp x+1, 00000010b

je @signal

cmp x+1, 00000100b

je @signal_vse

cmp x+1, 00000110b

je @sbros

cmp x+1, 00001000b

je @vidacha

cmp x+1, 00001010b

je @vse_vidacha


@notcr: cmp xsignal, 1

jne @error

cmp x+1, 00101110b

jne @error

RetI

@y3: in x+3, input

inc(y)

@y4: in x+4, input

inc(y)

cmp x+4, 00001101b ; cr

jne not_cr4

jmp Analyse

not_cr4: RetI

@y5: in x+5, input

inc(y)

cmp x+5, 00001101b ; cr

jne not_cr5

jmp Analyse

not_cr5: RetI

@y6: in x+6, input

inc(y)

cmp x+6, 00001101b ; cr

jne not_cr6

jmp Analyse

not_cr6: RetI

@y7: in x+7, input

inc(y)

cmp x+7, 00001101b ; cr

jne not_cr7

jmp Analyse

not_cr7: RetI

@y8: in x+8, input

inc(y)

cmp x+8, 00001101b ; cr

jne not_cr8

jmp Analyse

not_cr8: RetI

@y9: in x+9, input

inc(y)

cmp x+9, 00001101b ; cr

cmp x+9, 00001101b

jne @error

jmp Analyse


@signal: mov xsinal, 1 ; На входе СИГНАЛ

RetI

@signal_vse: mov xsinal, 0 ; На входе ВСЕ СИГНАЛ

RetI

@sbros: xor y, y ; На входе СБРОС

xor x,x

xor x+1,x+1

xor x+2,x+2

xor x+3,x+3

xor x+4,x+4

xor x+5,x+5

xor x+6,x+6

xor x+7,x+7

xor x+8,x+8

xor x+9,x+9

Out Reset, 1

@Vidacha: cmp xsignal, 0 ; На входе ВЫДАЧА

jne @vvv2

Out workipt1, 1

Out workipt2, 1

Out workipt3, 1

@vvv2: out usipt1, 00110000b ; загрузка управляющего кода

out recipt10, phase1 ; установка фазы

out recipt10, phase1+1 ;

out usipt1, 01110100b

out recipt11, freq1 ; установка частоты

out recipt11, freq1+1

out usipt1, 10111011b

out recipt12, shirina1 ; установка скважности

out recipt12, shirina1+1

cmp logika1 ,1

jne @nol1

out log1, logika1 ; установка логики

@nol1: out usipt2, 00110000b ; загрузка управляющего кода

out recipt20, phase2 ; установка фазы

out recipt20, phase2+1 ;

out usipt2, 01110100b

out recipt21, freq2 ; установка частоты

out recipt21, freq2+1

out usipt2, 10111011b

out recipt22, shirina2 ; установка скважности

out recipt22, shirina2+1

cmp logika2 ,1

jne @nol2

out log2, logika2 ; установка логики

@nol2: out usipt3, 00110000b ; загрузка управляющего кода

out recipt30, phase3 ; установка фазы

out recipt30, phase3+1 ;

out usipt3, 01110100b

out recipt31, freq3 ; установка частоты

out recipt31, freq3+1

out usipt3, 10111011b

out recipt32, shirina3 ; установка скважности

out recipt32, shirina3+1

cmp logika3 ,1

jne @nol3

out log3, logika3 ; установка логики

@nol3: Out workipt1, 1

Out workipt2, 1

Out workipt3, 1

RetI

@vse_Vidacha: Out workipt1, 1 ; На входе ВЫДАЧА ВСЕ

Out workipt2, 1

Out workipt3, 1

RetI


; Анализируем значения принятых байтов

analyse: cmp x+2, 00001100 ; phase

je @phase

cmp x+2, 00001110 ; phase1

je @phase1

cmp x+2, 00010000 ; phase2

je @phase2

cmp x+2, 00010010 ; phase3

je @phase3


cmp x+2, 00010100 ; shirina

je @shirina

cmp x+2, 00010110 ; shirina1

je @shirina1

cmp x+2, 00011000 ; shirina2

je @shirina2

cmp x+3, 00011010 ; shirina3

je @shirina3


cmp x+2, 00011100 ; freq

je @freq

cmp x+2, 00011110 ; freq1

je @freq1

cmp x+2, 00100000 ; freq2

je @freq2

cmp x+3, 00100010 ; freq3

je @freq3


cmp x+2, 00011100 ; logika

je @logika

cmp x+2, 00011110 ; logika1

je @logika1

cmp x+2, 00100000 ; logika2

je @logika2

cmp x+3, 00100010 ; logika3

je @logika3

jmp @error


@phase: mov D, x+3 ; На входе ФАЗА

mov E, x+4

cmp DE, 360

jge @error

mov h, freq1

mov l, freq1+1

call For_phase

mov phase1, l

mov phase1+1, h


mov D, x+5

mov E, x+6

cmp DE, 360

jge @error

mov h, freq2

mov l, freq2+1

call For_phase

mov phase2, l

mov phase2+1, h


mov D, x+7

mov E, x+8

cmp DE, 360

jge @error

mov h, freq3

mov l, freq3+1

call For_phase

mov phase3, l

mov phase3+1, h

RetI

@phase1: mov D, x+3 ; На входе ФАЗА 1

mov E, x+4

cmp DE, 360

jge @error


mov h, freq1

mov l, freq1+1

call For_phase

mov phase1, l

mov phase1+1, h

RetI

@phase2: mov D, x+3 ; На входе ФАЗА 2

mov E, x+4

cmp DE, 360

jge @error


mov h, freq2

mov l, freq2+1

call For_phase

mov phase2, l

mov phase2+1, h

RetI

@phase3: mov D, x+3 ; На входе ФАЗА 3

mov E, x+4

cmp DE, 360

jge @error


mov h, freq3

mov l, freq3+1

call For_phase

mov phase3, l

mov phase3+1, h

RetI


@shirina: mov D, x+3 ; На входе ШИРИНА

cmp D, 100

jge @error

cmp D, 1

jbe @error

mov b, freq1

mov c, freq1+1

call For_shir

mov shirina1, b


mov D, x+4

cmp D, 1000

jge @error

cmp D, 1

jbe @error

mov b, freq2

mov c, freq2+1

call For_shir

mov shirina2, b


mov D, x+5

cmp D, 1000

jge @error

cmp D, 1

jbe @error

mov b, freq3

mov c, freq3+1

call For_shir

mov shirina3, b

RetI


@shirina1: mov D, x+3 ; На входе ШИРИНА 1

cmp D, 100

jge @error

cmp D, 1

jbe @error


mov b, freq1

mov c, freq1+1

call For_shir

mov shirina1, b

RetI

@shirina2: mov D, x+3 ; На входе ШИРИНА 2

cmp D, 100

jge @error

cmp D, 1

jbe @error

mov b, freq2

mov c, freq2+1

call For_shir

mov shirina2, b


RetI

@shirina3: mov D, x+3 ; На входе ШИРИНА 3

cmp D, 100

jge @error

cmp D, 1

jbe @error


mov b, freq3

mov c, freq3+1

call For_shir

mov shirina3, b


RetI

@freq: mov D, x+3 ; На входе ЧАСТОТА

mov E, x+4

cmp DE, 0

je @error

call For_frq

mov freq1, a

mov freq1+1, b

mov D, x+5

mov E, x+6

cmp DE, 0

je @error

call For_frq

mov freq2, a

mov freq2+1, b

mov D, x+7

mov E, x+8

cmp DE, 0

je @error

call For_frq

mov freq3, a

mov freq3+1, b

RetI


@freq1: ; На входе ЧАСТОТА 1

mov D, x+3 ; в D младшие разряды частоты

mov E, x+4 ; в E старшие разряды частоты

cmp DE, 0

je @error


call For_frq

mov freq1, a

mov freq1+1, b

RetI

@freq2: mov D, x+3 ; На входе ЧАСТОТА 2

mov E, x+4

cmp DE, 0

je @error

call For_frq

mov freq2, a

mov freq2+1, b


RetI

@freq3: mov D, x+3 ; На входе ЧАСТОТА 3

mov E, x+4

cmp DE, 0

je @error


call For_frq

mov freq3, a

mov freq3+1, b


RetI


@logika: mov D, x+3 ; На входе ЛОГИКА

cmp D, 1

jna @error

mov logika1, d

mov D, x+4

cmp D, 1

jna @error

mov logika2, d

mov D, x+5

cmp D, 1

jna @error

mov logika3, d

RetI

@logika1: mov D, x+3 ; На входе ЛОГИКА 1

cmp D, 1

jna @error

mov logika1, d

RetI

@logika2: mov D, x+3 ; На входе ЛОГИКА 2

cmp D, 1

jna @error

mov logika2, d

RetI

@logika3: mov D, x+3 ; На входе ЛОГИКА 3

cmp D, 1

jna @error

mov logika3, d

RetI

For_frq: cmp de, 31 ; Перекодирование значение необх. вых. частоты в значение

Jnae @nextf ; делителя частоты счетчика

Mov d, ffh

Mov e, ffh

Ret

@nextf push freqz

push freqz+1

push freqz+2

xor a, a

xor b, b

@dl: inc a ; а <- мл. разряды

sbb b, 1 ; b <- ст. разряды

sub freqz, D

sbb freqz+1, E

sbb freqz+2, 1

jnz @dl

@dl2: inc a

sbb b, 1

sub freqz, D

sbb freqz+1, E

jnc @dl2

pop freqz+2

pop freqz+1

pop freqz

Ret


For_shir: xor a, a ; Перекодирование значение необх. скважности в значение

@sh: inc a ; делителя частоты счетчика

sub b, 100

sbb c, 1

jnz @sh

@sh1: inc a

sub b, 100

jnc @sh1


xor b, b

@sh2: mov c, a

add b, c

dec d

jnz @sh2

Ret


For_phase: xor a, a ; Перекодирование значение необх. фазы в значение

@ph: inc a ; делителя частоты счетчика

sub hl, 360

jnc @ph

xor h, h

xor l, l

xor b, b

@ph2: add hl, de

dec a

jnz @ph2

Ret

^

Вывод по работе.

В данной работе была разработана МПС на базе восьмиразрядного МП Z80. Довольно простое аппаратное решение дополняется весьма длинной программой на языке Ассемблер. Это накладывает определённые ограничения на частоту входных сигналов.


^ Методы повышения частоты – аппаратный:

Для значительного повышения максимально возможной частоты рекомендуется перенести часть расчётов из программной части в аппаратную, например, умножать шестнадцатибитные константы в умножителе двоичных чисел.

^

Список литературы



1 Пухгальский Г. И., Новосельцева Т. Я. Проектирование дискретных устройств на интегральных микросхемах: справочник. – М.: Радио и
связь, 1990.

2 Хоровиц П., Хилл У. Искусство схемотехники том 2. – М.: МИР, 1986.

3 Микропроцессоры и микропроцессорные комплекты интегральных схем. Справочник в двух томах / под ред. Шахнова В. А. – М.: Радио и связь, 1988.

4 Калабеков Б. А. Микропроцессоры и их применение в системах передачи и обработки сигналов: учебное пособие для ВУЗов. – М.: Радио и связь, 1988.

5 Балашов Е.П., Пузанков Д.В. Микропроцессоры и микропроцессорные системы: учебное пособие для ВУЗов / под ред. В. Б. Смолова. – М.: 1981.

6 Микропроцессоры и микроЭВМ в системах автоматического управления: Справочник / С.Т. Хвоща, Н. Н. Варлинский, Е. А. Попов: Под общ. ред. С.Т. Хвоща. – Л.: Машиностроение, 1987.


Скачать файл (640.7 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации
Рейтинг@Mail.ru