Logo GenDocs.ru

Поиск по сайту:  

Загрузка...

Лекции - Теория дискретных устройств - файл Лекция10.doc


Лекции - Теория дискретных устройств
скачать (1179.2 kb.)

Доступные файлы (11):

Лекция10.doc522kb.17.11.2010 17:46скачать
Лекция11.doc1221kb.17.11.2010 17:49скачать
Лекция1.doc211kb.07.12.2010 15:54скачать
Лекция2.doc98kb.06.12.2010 21:27скачать
лекция3.doc120kb.06.12.2010 22:25скачать
лекция4.doc173kb.09.03.2011 17:18скачать
Лекция5.docx176kb.10.03.2011 16:09скачать
лекция6.doc82kb.07.12.2010 01:39скачать
Лекция7.doc81kb.18.11.2010 15:16скачать
Лекция8.doc133kb.18.11.2010 19:07скачать
Лекция9.doc141kb.01.12.2010 18:09скачать

содержание
Загрузка...

Лекция10.doc

Реклама MarketGid:
Загрузка...
Лекция №10

Структурная схема автомата Мура
Рассмотрим вариант структурной схемы автомата Мура с памятью на двух регистрах с парафазной связью (рис. 61).



Рис. 61. Структурная схема автомата Мура
На схеме обозначено:

Е – постоянное напряжение источника питания;

DC – дешифратор (1) и (2);

CD – шифратор;

a(t) – регистр памяти состояния a(t) в виде кода (кортежа) переменных Z0, Z1, …, Zp (t);

a(t + 1) – регистр памяти состояния aj в виде кода Z0, Z1, …, Zp (t + 1), как переобозначенных S0, S1, S2, …, Sp;

ГИ – генератор импульсов с выходными сигналами τ и ;

Пуск, Ост – сигналы установки в состояние «1» управляющего триггера (УП) и установки в состояние «0» сигналом Ост или f0;

с10 – установка всех триггеров Pг a(t + 1) в нулевое состояние;

с11 – внешняя синхронизация схем «И» (3) между Pг a(t + 1) и Pг a(t).

Автомат Мура будет работать в каждом периоде T тактовой частоты синхро­импульсов τ за два такта:

  • по сигналу τ будут сформированы функции F2 (для двоичного кода сигналы Z1, Z2, …, Zp);

  • по сигналу осуществляется обратная связь, т.е. перепись Z(t + 1)→Z(t).

Автомат управления работает в следующей последовательности.

  1. Установка исходного состояния и пуск УА.

а) Подается импульсный сигнал с10 на все «0» входы триггеров (S) Pг a(t + 1), и весь Pг a(t + 1) устанавливается в исходное «нулевое» состояние.

б) Подается сигнал с11 через схему «ИЛИ» (3), тогда «нулевой» код Pг a(t + 1) через схемы «И» (4) парафазным способом переписывается на Pг a(t). Таким образом «обнуляются» оба регистра памяти автомата.

в) На управляющий триггер (УП) подается сигнал «Пуск», и напряжением единичного (Q) выхода триггера (УП) «приоткрываются» схемы «И» (5) и (6). Подключается генератор импульсов.

  1. Переходы автомата.

а) Первый же импульс τ генератора (ГИ) через схему «И» (5) опрашивает де­шифратор DC(2). Поскольку в Pг a(t) вначале записан код, состоящий из всех «0», на нулевом выходе DC(2), обозначенном a0, появится сигнал (τа0) той же длитель­ности τ, как и импульс синхронизации ГИ. Этот импульс воздействует на комби­национную схему F2, которая реализует систему булевых функций a(t + 1) = F2(a(t), {α}) и на выходе которой появляется значение унитарного кода f0, f1, …, fi, т.е. один из сигналов fi принимает значение «1» (в соответствии с графом переходов и формальной записью F2).

Каким способом реализуются комбинационные схемы F2 и F1, рассмотрим позднее после анализа функционирования автомата. Соответствующий сигнал fi (конкретное значение унитарного кода {f}) поступает на вход шифратора CD, ко­торый преобразует его в двоичный код S0, S1, S2, …, Sp. Код {S} записывается на Pг a(t + 1).

На этом действие сигнала τ заканчивается. Т.о., по синхросигналу τ опрашива­ется через дешифратор DC (2) комбинационная схема F2, и на основании сигналов кода состояний {Z} и логических сигналов {α} от операционного устройства (ОУ) – α1, α2, …, αr в Pг a(t + 1) устанавливается новый код состояния a(t + 1).

Если рассмотреть пример (рис. 59), то нетрудно увидеть, что вместо кода со­стояния «0» в Pг а(t + 1) запишется код состояния, соответствующий №1. Однако сам автомат еще не перешел в состояние № 1, т.к. во времени не осуществилась обратная связь в автомате.

б) После прекращения сигнала τ от ГИ появляется сигнал . Тогда через после­довательность схем «И» (6), «ИЛИ» (3) и через схемы «И» (4) код состояния а(t + 1) переписывается в в Pг a(t), т.е. автомат переходит в новое (в данном случае – первое) состояние.

в) Код этого нового состояния a(t) подается параллельно на адресные входы дешифратора DC (1), и через комбинационную схему F1 на выходе автомата появ­ляются соответствующие выходные сигналы {с} – для примера см. функции F1 (табл. 25).

Эти сигналы {c} будут действовать длительное время в течение всего пе­риода Т, пока не появится следующий импульс синхронизации τ.

г) С каждым импульсом синхронизации τ повторяются пункты а), б), в) до тех пор, пока автомат в соответствии с графом переходов (рис. 59) не перейдет снова в нулевое состояние. При этом формируется сигнал f0, который через схему «ИЛИ» (7) устанавливает триггер УП в нулевое состояние, «снимается» напряже­ние с выходного Q «плеча» триггера УП, т.е. снимается разрешающий потенциал со схем «И» (5), (6), и автомат отключает сам себя от источника импульсов τ и .

д) Всё, программа управления выполнена, реализована выдача всех сигналов управления в соответствии с ГСА. Для нового пуска автомата необходимо повто­рить оба этапа: этап начальной установки исходного состояния памяти автомата и этап пуска «программы» управления.

Предположим, что автомат реализован на элементах логики с τ = 0,1 мкс = 10-7 с. Это быстродействие на сегодня весьма низкое для электронных схем и исполь­зуется для построения схем управления «медленными» технологическими про­цессами. Для специальных радиотехнических операционных устройств величина τ может составлять единицы или доли наносекунд, т.е. τ ≤ 10-9 с.

Итак, для управления каким-то технологическим процессом для самого авто­мата управления выбрано τ = 0,1 мкс.

Пусть сигналы {с} связаны с подачей команд управления электродвигателем через включение реле. Самые быстродействующие реле требуют для включения сигнал длительностью 2–4 млс = (24)∙10-3 с.

Тогда, если сигнал включения двигателя составит τ = 0,1 мкс = 10-7 с, то он окажется по времени «короче» требуемого в 20–40 тысяч раз. Контакты реле даже не успеют «вздрогнуть», не то что соединиться.

Рассмотрим следующую специфику автомата Мура. В этом автомате исполь­зуется два одинаковых дешифратора DC (1) и DC (2), расшифровывающих один и тот же код Z0, Z1, …, Zp. Как видно на рис. 61, DC (2) синхронизируется сигналом τ, а у DC (1) на вход синхронизации подано постоянно логическая «1» (подклю­чено напряжение питания Е).

Представим, что мы уберем DC (1) и на вход F1 будем подавать сигналы с DC(2), т.е. те же а0, а1, …, ак. В принципе, работа автомата не изменится, и управ­ляющий автомат будет правильно осуществлять переходы a(t)→a(t + 1) и пра­вильно формировать выходные сигналы {c} в соответствии с ГСА. Но при одном дешифраторе DC (2) длительность сигналов {c} станет равной τ, а при независи­мой DC (1) длительность сигналов {c} равна (T – 2τ), т.е. почти период. Вот это и является принципиальным моментом для автоматов Мура.

При независимых дешифраторах можно самим подобрать величину периода (Т) следования сигналов синхронизации так, что она будет соответствовать пас­портным данным быстродействия схем включения электродвигателей.

^ Функциональная реализация автоматов управления
Обратим внимание также на аспект обеспечения правильности функционирования автомата при записи кода S0, S1,…, Sp на Pг a(t + 1) через шифратор CD. Как видно из рис. 61, для установки Pг a(t + 1) все нулевые входы триггеров объединены в шину, управляемые сигналом с10. Это удобно для установки триггеров S0, S1,…, Sp в «0» состояние до начала работы автомата. Однако при таком способе «обнуления» для последующих тактов записи кодов по сигналу τ до появления кода S0, S1,…, Sp на входе Pг a(t + 1) нужно также подать сигнал с10. Т.е. для каждого τ и сигнал с10 должен появиться ранее сигнала τ.

Это условие можно выполнить за счет задержки сигналов τ и до подачи их на схемы «И» 5, 6. Тогда сразу после схемы задержки (например, две последовательно включенных схемы НЕ) сигнал подается на с10. При этом вся остальная схема не меняется. Есть и другие пути решения этой «проблемы», которые рассматриваются не на структурном, а на более детальном уровне проектирования.

На современной микроэлектронной базе автоматы управления могут быть реализованы на элементах средней, большой и сверхбольшой интеграции.

Рассмотрим структурные компоненты (подсистемы) в автомате управления в соответствии с моделью Ю.Ф. Мухопада.

Ф – функциональная подсистема, представляет собой комплекс блоков, предназначенных для формирования выходных сигналов {c}. В данном случае это комбинационная схема F1 и DC (1);

И – информационная подсистема представлена в виде регистров памяти автомата Pг a(t) и Pг a(t + 1) с парафазной связью и блоков преобразования кодов DC (2) и CD при уни­тарном кодировании. При двоичном кодировании DC(2) и CD отсутствуют.

А – адресная подсистема представлена устройством F2, вычисляющим новый адрес (код состояния) в виде унитарного кода f0, f1, …, fi по коду (адресу) в виде {Z} и {α}. При двоичном кодировании вычисляется код Z(t + 1) вместо {f}.

У – управляющая подсистема, в автомате представлена в виде генератора им­пульсов (ГИ), управляющего триггера (УП), двух схем «И» (5), (6) и двух схем «ИЛИ» (3), (7). ГИ для τ – типовая БИС, формирование – тривиально.

Л – логической подсистемы собственно в автомате нет, ее функции выпол­няет операционное устройство (ОУ).

Реализация подсистем Ф, И, А, У, Л определяется той ориентацией, которая будет выбрана по элементной базе.

На элементной базе малой и средней интеграции реализация подсис­темы У не представляет затруднений. Для подсистем И выпускаются в виде единой микросхемы как DC, CD, так и единая микросхема памяти с 4 двойными триггерами и с пара­фазной связью между ними. Остается определить подсистемы Ф и А.
3.4.1. Функциональная подсистема автомата
Рассмотрим подсистему Ф, в которой DC (1) – типовая микросхема, а комби­национная схема F1 есть набор схем «ИЛИ», объединяющих выходы дешифра­тора DC (1) в соответствии с системой булевых функций F1. Для рассматривае­мого примера получим функциональную схему рис. 62.



Рис. 62. Функциональная подсистема автомата

^ 3.4.2. Адресная подсистема автомата
Реализация булевых функций F2 подсистемы А на элементах малой интегра­ции более сложна в связи с необходимостью логического «умножения» выходных сигналов DC (2) в виде τai на значения сигналов α1, α2, …, αr. Для рассматриваемого примера получим схему рис. 63.

В схемах рис. 62 и рис. 63 у микросхем DC (1) и DC (2) показаны только 10 выходов с номерами 0, 1, …, 9, т.к. остальные выходы DC с 10-го по 15-й не использу­ются в данном примере.

При относительно большом числе логических условий (более 8-12) и числе состояний автомата более 32 увеличение количества элементов «И» и «ИЛИ» для реализации схемы F2 приводит к необходимости применения нескольких десятков микросхем малой и средней интеграции, что ведет к конструктивной сложности печатной платы-сборки и большому числу контактных (паяных) соединений. В этом случае реализация А подсистемы производится на элементах большой инте­грации (БИС), т.е. осуществляется реализация комбинационной схемы F2 на ПЗУ или на программируемой логической матрице (ПЛМ).


^ Рис. 63. Адресная подсистема автомата
При использовании ПЗУ отпадает необходимость в DC (2), т.к. он имеется в составе самого ПЗУ, нет также необходимости формирования унитарного кода f0, f1, …, fi и его преобразования в двоичный код S0, S1, …, Sp, т.к. этот код {S} может быть получен сразу на выходе ПЗУ.

Для такой реализации упрощается схема автомата (рис. 64) и меняется пра­вило формирования выходных сигналов {S} как содержимого числового блока ПЗУ, определяемого сводным адресом, т.е. конкатенацией кодов αr,…, α2, α1 и Zp,…, Z1, Z0.

В этом случае по графу автомата строится таблица переходов 25, но с явным обозначением кодов {Z} и {S}. Для рассматриваемого примера получим табл. 26.

При использовании ПЗУ нет необходимости выписывать булевы функции F2, т.к. по каждой конкатенации {α}{Z} можно определить выходной код {S}, т.е. оп­ределить таким образом содержимое числового блока ПЗУ. Сигнал синхрониза­ции τ будет использоваться как команда считывания ПЗУ. Очевидно, что частота следования импульсов ГИ должна быть согласована с реальным быстродействием работы ПЗУ.

Оценим объем ПЗУ для примера.

Количество переменных {Z} равно 4, мощность множества {α} равна 3, следовательно, число констант – 27. Поскольку разрядность кода {S} равна 4, то объем ПЗУ V = 4∙27 = 29 = 512 бит.

При увеличении числа состояний и логических условий величина V быстро нарастает.



Рис. 64

Пусть мощность множества {Z} равна 6, а q = 12 (q – количество элементов ), тогда V = 6∙218. Но т.к. ПЗУ разрядностью 6 не выпускаются, то потребуется V = 8∙218 = 221 бит, т.е. объем памяти ПЗУ V > 2 Мб. Такое увеличение объема ПЗУ определяется тем, что в числовом блоке ПЗУ предусмотрены и такие константы, которые не будут соответствовать ни одному реальному сочетанию αr, …, α2, α1, т.к. чаще всего на каждом шаге алгоритма про­веряется лишь одно, максимум два значения α из {α}*.

Для определения систем булевых функций, подлежащих реализации на ПЛМ, в табл. 25 необходимо внести дополнительно код а(t) и a(t + 1), тогда получим табл. 26, отличающуюся от предыдущей расшифровкой кодов N(t) и N(t + 1).

Таблица 26

a(t)

N(t)

Услов. Пер.

a(t + 1)

N(t) + 1




Z3, Z2, Z1, Z0

α3, α2, α1




S3,S2,S1,S0

0

0000

~ ~ ~

1

0001

1

0001

~ ~ ~

2

0010

2

0010

~ ~

~ ~ α1

1

3

0001

0011

3

0011

~ ~

~ α2 ~




0100

1001

4

0100

~ ~ ~

5

0101

5

0101

~ ~ ~

6

0110

6

0110

~

3

7

0011

0111

7




~ ~ ~

8

1000

9

1001

~ ~ ~

5

0101

По обычному правилу выпишем из полученной таблицы для каждого выхода Si логическую (дизъюнктивную) сумму всех конъюнкций конкатенации {α}{Z}, при которых Si равно «1». Для рассматриваемого примера получим*:









^ 3.4.3. Реализация автоматов управления

на программируемых логических ин­тегральных схемах
Программируемые логические интегральные схемы (ПЛИС) представляют собой СБИС, в которой с помощью специальных коммутаторов объединены во­едино 2, 4, …, 8 ПЛМ. Одновременно такие ПЛИС имеют десятки управляющих триггеров и несколько многоразрядных регистров памяти, которые также с помо­щью коммутаторов можно «подсоединять» через программируемые проектиров­щиком коммутаторы практически к любым точкам комбинационных схем, фор­мируемых внутри ПЛИС. Структурная организация ПЛИС некоторых фирм не содержит в себе ПЛМ, а представляет собой упорядоченные матрицы из «универ­сальных» (перестраиваемых) наборов нескольких логических элементов (логиче­ских ячеек), программно соединяемых друг с другом по строкам и по столбцам, включая элементы памяти. Детальная структурная организация ПЛИС не сообща­ется полностью фирмами-изготовителями (Altera, Xilins и др.). Даются лишь обобщенные схемы для понимания принципа работы и существа ограничений по питанию, синхронизации и т.п. В структуру ПЛИС введено специальное ОЗУ уст­ройства управления, осуществляющее автоматическую «настройку» ПЛИС на реализацию системы булевых функций, записываемых в ОЗУ ПЛИС проектиров­щиком.

Для такой записи разработаны специальные алгоритмические языки [1, 6], при этом фирма гарантирует, что эта внутренняя коммутация осуществится опти­мально с использованием методов декомпозиционной процедуры минимизации буле­вых функций, которая является коммерческой тайной фирм.

Достоинством такого способа проектирования является то, что фирма-изго­товитель вместе с ПЛИС поставляет полный комплекс программного обеспече­ния, позволяющий:

  1. «вложить» свою схему (операционный или управляющий автомат) в ПЛИС;

  2. увидеть функционирование проектированной схемы на мониторе IBM;

  3. найти ошибки в схеме автомата и т.д.

Объем ПЛИС по числу элементарных полупроводниковых элементов состав­ляет от 2 до 5 млн, что позволяет в одном корпусе ПЛИС собрать спецконтрол­лер, арифметико-логическое устройство, сложную систему взаимодействующих автоматов и др.

Фирмы-производители ПЛИС – имеют специальные филиалы-лаборатории в ведущих Университетах России, которые осуществляют переподготовку инжене­ров с базовым образованием в области автоматики и вычислительной техники по проектированию дискретных систем на ПЛИС*.


 Имеются герконы с быстродействием (0,51)∙10-3 с.

*Для уменьшения объема ПЗУ в автоматах применяются так называемые ПЛМ – программируемые логические матрицы, представляющие собой БИС, в ко­торой конструктивно объединены матрица элементов «И» для образования конъ­юнкций переменных из множеств {α}{Z} и матрица элементов «ИЛИ» для объединения этих конъюнкций. Активные эле­менты матрицы могут настраиваться на проводящее состояние или на «разрыв», например, методом разрушения (прожигания) плавких перемычек. Т.е. ПЛМ од­норазово может быть настроена на реализацию любой заданной системы m буле­вых функций от n переменных, при этом в ПЛМ может образовываться k раз­личных конъюнкций переменных. Поэтому ПЛМ характеризуют тремя парамет­рами n, k, m. В существующем ряде интегральных схем выпускаются ПЛМ с характери­стиками от (8, 24, 4) до (32, 256, 16).


* Реализация системы булевых функций на ПЛМ конкретной серии БИС при­водится в справочниках, теоретические вопросы проектирования комбинацион­ных схем на ПЛМ освещены в работах [2, 6, 11, 37, 48].


* Весь объем знаний в области ТДУ, накопленный более чем за 50 лет развития теоретических и прикладных исследований в области анализа и синтеза конечных автоматов, так или иначе используется при конструировании автоматов на ПЛИС.



Скачать файл (1179.2 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации