Logo GenDocs.ru

Поиск по сайту:  

Загрузка...

Шпоры по организации ЭВМ - файл ОРГ ЭВМ.DOC


Шпоры по организации ЭВМ
скачать (228 kb.)

Доступные файлы (2):

ОРГ ЭВМ.DOC561kb.08.06.2004 18:44скачать
ЭКЗ ВОПР ОРГАНИЗАЦИЯ ЭВМ.DOC26kb.15.06.2003 21:42скачать

содержание

ОРГ ЭВМ.DOC

  1   2   3
1.Процессоры. Иерархия языков ВТ

Процессор-это центр устр ЭВМ, обеспечивающее обработку циф- ровой информации в соотв с заданным алгоритмом.

При проектир CPU опред-ся круг задач,для которых он предназн-н. Команды и функц которые встречаются часто стремятся сделать ап-паратно.(аппаратно это очень быстро). CPU должен обладать пол-ной сис-мой команд.

x1-состояние ОУ

x2-команды

ОУ-предст.собой совокуп-ть сумматоров, регистров,счетчиков,DC,MUX,Т и комб сх

УУ-формирует упр возд yi,разнесенные во времени (последов импульсов).Каждый уi обеспеч выполн очередн микроком в ОУ.

Центр частью ОУ явл АЛУ(ариф-лог устр).По способу представл и обр инф АЛУ делятся:

-ариф с фикс (,) плавающей (,);

-в D-кодах;

-опер. индексной ариф-ки(работа с адресами);

-опер. спец ариф-ки(сдвиги,нормирование);

-работа в спец кодах;

^ Под одной элементарной м.опер. будем понимать

1)Записать к.-л числа в Рг/или обнуление

2)Сдвиг на 1 бит влево/вправо

3)Inc/Dec счетчика

4)Работа сумматора

5)Инверсия содерж регистра

6)выполнение одной лог операции

Если за один интервал времени можно произв несколько м.опер, то такая совокупность м.опер. наз-ся микрокомандой(м.к.). Совокупность м.к. предназн для выполн одной командой наз-ся м.программой(одна команда ассемблера).

Иерархия языков ВТ

1)Принцип.эл.сх-мы (З-ны Кирхгофа,Ома; диффуры)

2)Лог схемы (“И”,”И-НЕ”,”ИЛИ”) (булева алгебра)

3)функц.узлы.процессора(Рг,Сч,См) (Язык м.прогр-я,машин коды)

4)функц.узлы.ЭВМ (Ассемблер)

5)^ ЭВМ (ЯВУ)

6)Сеть ЭВМ-коллектив вычислителей (яз || прогр, ОККАМ)
2.АЛУ для сложения чисел с фиксир (,)

АЛУ для положит чисел с фиксир (,).

Обычно отрицательные числа представл-ся в доп.коде.


Рг1:=0

Рг2:=0

Рг∑:=0
3.АЛУ для * чисел с фикс(,)_методы ускор *.

Последовательность операций:

1)Выделяют модули сомножителей

2)Анализируют младший разр множ-ля. Если=1,то к ∑ част.роизв + множимое

3)сдвиг множ-ля на 1 разр вправо. Сдвиг ∑ част. произв, выдвигаемый разряд заносится на место старшего разряда множ-ля П 2,3 повторяются столько раз, какова разр сетка.

4) 8дп произв=Sgn A Sgn B



Пусть операнды в обратном коде



Методы ускоренного умножения

x1

x0

y1

y0

z3

z2

z1

z0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

1

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

1

0

0

0

1

0

1

1

0

0

0

1

0

0

1

1

1

0

0

1

1

1

0

0

0

0

0

0

0

1

0

0

1

0

0

1

0

1

0

1

0

0

1

0

0

1

0

1

1

0

1

1

0

1

1

0

0

0

0

0

0

1

1

0

1

0

0

1

1

1

1

1

0

0

1

1

0

1

1

1

1

1

0

0

1

Получилась комбинационная схема: max-ые аппаратные затраты и min время (1 такт)

На практике ищется компромисс, т.е. одновременно обрабатываются не все и не один, а неск-ко разрядов.

4.АЛУ для деления чисел с фиксир(,)
1)Проверятся возможность деления (В=0)

2)А- представляется в виде полож числа, В- в виде отриц числа в доп коде

3)Частичный остаток=0

4)Делимое сдвигается на один разряд влево и выдвигаемый разряд заносится в част.остаток(в младш.разр)

5)Частичный остаток складыв(вычитается) с делителем

6)Если знак рез-та отриц в частное заносится 0 и выдвиг след разр

Если знак полож в частное заносится 1 и выдвиг след разр

Пункты 5,6 повторяются столько раз,какова разр сетка.

7)Если делимое и дел-ль одного знака,то частное + иначе –





На тех же аппаратных ресурсах делается *, т.е. с одними аппарат-ными затратами вып-ся + - * /.Только за счет изменения микропрограммы. Ускоренное / делается так же по табл истин-ти.
5.Устройтсво для выполнения лог.опер.Особеннсти арифм

с плавающей (,)



С>D 10 С<D 01 С=D 00

В ВМ инф представл-ся кратной байтам, в Рг 1 и Рг 2 запис-ся опер-ды, между котор-ми надо провести как-ю-либо лог.опер.,или сравн.

Эти опер-ды разбив-ся на байты, ктр. помещ-ся в Рг С и D, СОЛО произв лог.обраб-ку байтов, результирующий байт помещается в Рг Е,а из него на место соотв байта Рг рез-та,опер-я повтор-ся со всеми байтами операндов.

Особенности ариф. с пливающ(,).

+ и – двух чисел.

1)Производится выравнив-е порядков для этого выбир число с большим порядком,порядки двух чисел сравн-ся, на получившуюся разность мантисса яичла с меньш порядком сдвигается врпаво на число разрядов равное разности порядков.При этом возможно 5 случаев.

1)Px-Py=k>m m-разрядность мантиссы. Рез-т число х

2)Py-Px=k> . Рез-т число у

3)Px-Py=0

4)Px-Py=k≤m .Порядок рез-т Px

5)Py-Px=k≤m => Py

Мантиссы обр. по правилам арифм с фиксир (,). Рез-ту присв верхн порядок затем начинается нормализация.

Умножение Мантиссы перемнож-ся по првилам ариф. с фикс (,) произвед-ю присв порядок = ∑ порядков сомножителей.

Деление Мантиссы делятся по правил ариф с фиксир (,) а частному присваивается порядок = разности порядков.
6.Многофункциональное АЛУ



Аппаратн затраты многофукц АЛУ позволяют: 1)Выолн опер + - * / чисел с фикс(,) 2)Операции лог обр-ки ( и,или,слож по модулю два) операндов 3)Использ Рг С и D для обработки порядков позвол выполнять операции арифм с плавающ(,).

Это все достигается только за счет различных последовательностей упр возд-й (yi) разные микропрограммы управления.



7.Управляющие автоматы с жесткой логикой


КЛС-комб.лог.схема ГТИ-генер.такт.имп ДШК-дш.команд

ДШТ-дш.тактов Р.К.-регистр ком.

Счетчик имеет коэфф пересчета = числу упр воздействий yn самой длинной ком-де,напр деление, для более коротких команд, напр + упр возд-я получаются из общего числа yn путем блокировки КЛС yi не участвующих в в выполн данной ком-ды, код ком-ды записыв в Р.К., ДШК опред тип выполн ком-ды и его выход в КЛС разрешает в КЛС прохождение только тех yi которые требуются при выполн данной ком-ды, особенность упр. авт-та с жестк лог-й все ком-ды выполн за одинаковое кол-во тактов соотв самой длинной ком-де. Если изм-ся микропрогр упр-е для выполн какой –либо одной ком-ды необходимо пересчитывать или пересинтезировать КЛС.



Условно по длительн-ти выполн все команды процессора делятся на группы (в данном случае на 2-короткие и длинные) кор=+/- лог, длинные = ком.использ.СЧ.циклов * и / итд.

Схема распр-анализир код ком и вкл Сч1 с небольшим числом упр возд yi если ком-да относится к коротким и Сч2 если ком длинная.

8.Управл автоматы с МПУ



КОП-код операции qi-сост упр автомата (адр след МК)(КОП-const,

xi-const) ОУ- операционное устройство.

Код команды процессора записыв-ся в Рг.МК , этот код здает в Рг.Адр.МК область памяти ЗУ в ктр прошита МПрогр данной ком, соотв-но для каждого вида операций(другого кода ком-ды) в памяти МП выделяется своя область т.к. при выполн. МП в зависимости от признаков сост ОУ xi формир разл последов упр возд yi,то они так же оказыв влияние на адрес формиров-я след-го yi т.к. при неизменном коде опер и условиях xi возникает необход в формиров последов-ти yi , то в ЗУ прописыв-ся адрес следующ yi (адрес qi)которое формируется на следующ шаге (программный счетчик). Если в качестве ЗУ использ ПЗУ то процессор имеет жестко заданную сист команд (все микропроц-ры широкого прим так и работают) но в общем случае в место ПЗУ можно использ ОЗУ тогда проц-р можно перенастраивать под различные сист-мы команд (напр сделать совместными проги под Intel и Motorola (Mac)).

Достоинства: 1)Каждая ком имеет свою область памяти микропрограмм(измен одной ком не приводит к необх переделки остальн ком) 2)Для выполн каждой ком-ды выделяется столько времени сколько необх-мо (длительности выполн всех команд различны и минимальны)
9.Требования к кодам команди способы кодирования.

Код команды должен соотв требованиям:

1)Указывать на код операции

2)Указывать на адрес(адреса) одного(неск) операндов участв в выполнении команды.

3)Указывать на адрес,куда помещается результат выполнения

4)Указывать на ардрес след команды

Способы:

1)^ Горизонтальное кодирование.При гориз кодир каждому упр возд yi выдел-ся свой разряд в Рг.МК.

y1

y2



.

yn

+: высокое быстродейтсв(в любо мом времени можно выполн любой у или несколько)

- : высокие аппаратные затраты

2)^ Вертикальное кодирование.

в Рг.МК. запис двоичн код или номер yi ктр необх выполн.

-: одно упр возд yi в ед времени

+:низкие аппаратные затраты.
3)Вертикально-гориз микропрограмм-е.

Вся совокупность упр возд yi делится на К подгрупп наиболее часто выполняемык одновременно yi.

К


y1…………yn




К – двоичный код N подпр. (задается верт) a yi в подгр – горизонт

4)Горизонтально-верикальное микропрогр

Всё множ-во упр возд yi разбив-ся на К подгр по принципу несовместных команд или встр очень редко.

N групп-гориз

yi – вертикально

Высокое быстр и высокие аппратные затраты.

11.Шинные формирователи и рег-ры. Орг СМ 580 серии

Шинные формиров-ли-микросх с 3 сост предназн для согласования, увеличения нагр способнотси и подкл разл устр к СМ.

3 сост-эквивалент разомкнутого ключа,сост с высоким импедансом.

___

CS – chip select, выборка кристалла или включение микросхемы в работу

CS

T

Направл

1

Х

Х

0

0

A->B

0

1

B->A

1553АП6

ИР-Регистры-устр для временно проме-жуточного хранения инф.Любой Рг имеет CS и синхр. ОЕ-output enable – снятие 3 сост-хранимая инф идет на выход.

__

CS=1 на выходе 3 сост микросх не раб

^ Организация СМ процессора
Команды на ШУ

__ ____ ____ ___ ____ ____ _____ ____

RD RDJO WRJO WR JNTE HLD HLDA RDY

Для увел нагр способн ЦП и формир СМ использ ШФ и объединение комбинация RG и КЛС которая выпускается в одном кристалле и наз-ся системным контроллером.Что бы обеспечить реж ПДП, ШФ и СК перев-ся в 3 сост (откл от СМ) сигн HLDA=1 (сигн разр ПДП). Напр передачи ШФ ШД задается сигн чтения (или записи для нек проц-ов).Т.к. проц имеет раздельное адресн простр для памяти и ВУ, СК формир разл сигн обращ к памяти (RD,WR) и сигн обр к ВУ (RDJO,WRJO).
12.Организация модулей ПЗУ

Пусть требуется подкл модуль 24 kb начиная с 0 адр, состоящий из микросх 8кх8 (нужно 3 м.сх.)





13.Организация модулей статического ОЗУ.

1)Рис карту адресного простр

2)Опр область вкл каждой микросх на карте адр простр-ва . Для каждой микросх строится ДШ на опр комб ША (на ДШ поступают старш разр с ША,а младш поступ на микросх ОЗУ)




^ 8-ми разрядные модули памяти



16-ти разрядные модули памяти

ВНЕ- выборка старшего байта.


ВНЕ

А0

0

0

0

1

1

0

1

1



16-разр слово

старший байт

младший байт

нет обр-я
При обращении к 16 разр ШД в ШУ присутсвует сигнал ВНЕ, ктр в комбина-ции с Ао обеспеч-ивает обр-е к 16 разр слову отдельно млад или отдельно старш байту.Счетчик комнд после обрпо адресу автом увел на два (слова располагаются по четным адр т.е. Ао=0).

14.Организация динамических модулей ДОЗУ

В ДОЗУ одна ячейка памяти строится на одном полевом транзисторе(в статических ОЗУ на одну ячейку памяти прих 2 тр)

в ДОЗУ хранение инф обеспечив за счет наличия заряда на паразит-ной емкости затвора-истока. Инф в динам ячейке ч/з какое-то время пропадает за счет рассеивания заряда из-за сопротивл этой емкости. Чтобы этого не происходило инф в ДОЗУ периодически восстанавл (регенерируется) t м/у интерва регенерации для совр микросх ДОЗУ составл 8-16 мс. Регенер обычно осущ подачей напряжения питания на транз ячейки (если U есть инф восст).

RAS – строк сопровожд адр строки

CAS – строк сопровожд адр столбца
На ША конт-роллером ДО ЗУ выставл адр стр Ах и защелкивает-ся отриц фр-онтом сигн-ла RAS в Рг

ДОЗУ, затем контроллер ДОЗУ выставл на ША адр столбща Ау ктр защелк по отриц фронту сигн СAS, RAS=0 и CAS=0 ; вкл микр в работу и она анализир сигналы W/R и в завис от него считывает инф с ШД в себя или выдает на ШД. Появл CAS и RAS =1 переводит ее выход по ШД в 3 сост. Для того чтобы вызвать регене-рацию (в завис от типа микросх) сущ неск способов:

1)Only RAS

2)Обычно использ в встр счетчиком адреса регенер и наз-ся CAS before RAS

15.Покдл модулей ДОЗУ к СМ(прозр рег).Способы регенерации

Прозр регенер- это такая регенерация о сущ которой на процессор не догадывается. (задержек нет).



2 MHz Т=500нс

Т.к. быстродействие памяти выше в данном случае быстр проц-ра (Тпрой=500нс)(Время доступа к ДОЗУ 150-200нс),то за один период тактовой частоты проц быстрод микросх ДОЗУ позволяет провести цикл регенер.Этот цикл удобно делать тогда когда на ШД нах-ся ССП (еще нет обращения к ДОЗУ). На быстрод процессора это не сказывается



Прозр регенер возможна когда ДОЗУ быстрее проц-ра.

^ Регенер ДОЗУ с блокировкой сигнала готовности RDY- прим тогда когда бвстрод ДОЗУ < быстр проц. В этом случае цикл реген осущ не каждый цикл обр к памяти (как в прозр регенер), а один раз за несколько циклов бор (зависит от проц и времени хранения инф в ДОЗУ) обычно 1 цикл реген приходится на 64-128 циклов обр-я. В цикле реген происх блокирование сигнала RDY на 1-2 такта чтобы успеть провести регенер.Это снижает производительность проц-ра на доли процента что приемлимо.

^ 3 способ регенер ДОЗУ в режиме ПДП В эстом случае один раз за 8-16мс проц перев в режим ПДП и контроллер ДОЗУ осущ группу циклов регенер для всего модуля ДОЗУ.
16.Синхр способ продкл ВУ к СМ

Практически все ВУ содерж свой лок проц (обычно менее мощный чем ЦП)



При синхр способе предполагается что ВУ всегда готово к обмену инф (обычно тогда, когда быстродейств ВУ>= быстродейств ЦП). ЦП выставляет на ША адрес ВУ (возбуждается сигнал CS0 с выхода ДШ и в прогр доступный RG1 записывает с ШД код ком-ды предназначенной для ВУ.Если ШД многоразр или состоит из нескольких байтов || RG1 ставится еще RG, логика упр таж е самая). ВУ периодически обращается по адресу СSO* и ч/з ШФ2 считывает содерж RG1, получив код ком-ды ВУ выполн ее (делает какую-то последов дейтствий (подпрогр)) и обращаясь по адр CS1* записывает в RG2 рез-тат. ЦП после записи ком-ды в RG1 выдерж паузу (дает время на выполн ком-ды ВУ) затем обр по адр CS1 и ч/з

ШФ1 считывает из RG2 результат.

Синхр способ обмена приводит к тому что ЦП может считать из RG2 неправильные данные( если ВУ не успело поместить рез-т) что приводит к потере производ ЦП из-за тог что дается избыточная пауза на ожидание рез-та ВУ. RG+ШФ=Порт

17.Асинхр способ продкл ВУ к СМ



При асинхр способе обмена ЦП записывает в RG1 код команды для ВУ, ЦПВУ периодически обращаясь к RG1 ч/з ШФ2 считывает код ком после чего обращаясь по адр CS2* записывает в RG2 ССВУ которым сообщает ЦП что приступило к выполнению команды и рез-тат еще не готов, после окончания выполн-я ком-ды ЦПВУ обращаясь по адр CS1* запис рез-т в RG2 а после этого обращ по адр CS2* и перезаписывает в RG3 ССВУ (сейчас это слово сообщ что рез-т в RG2). ЦП периодически обращается по адр CS2 и ч/з ШФ3 считывает ССВУ, получив код что рез-т готов,ЦП обр по адр CS1 и ч/з ШФ1 считывает рез-т из RG2.
18.Организация КЭШ памяти.

Увеличение объема памяти приводит к уменьш быстродейств9 время на дешифрацию) .Кроме этого обращение в внешн памяти (выход за пределы кристалла) снижает быстр примерно на порядок по сравн с быстр внутри кристалла (СРU≈2 ГГц, обращение к памяти 125-133 МГц). Подавляющее большинство программ носит циклический характер.

КЭШ память предназначена для хранения последних наиболее часто встречающихся команд. КЭШ-память располагается или внутри кристалла проц или максимально близко к нему и время обр к КЭШ-памяти не порядок быстрее чем к глобальному ДОЗУ.




Копия в КЭШ

Инф

В КЭШ

В гл ДОЗУ

Чтение

Есть

Нет

Чтение

Запись+след слово

-

Чтение

Запись

Есть

Нет

-(обновл)

-

Запись

Запись



Ао-выбир байтв 16-ти разр слове

А1-выбир какое 16-ти разр слово берем

Пусть КЭШ-память имеет структуру 256 слов на 87 разрядов. Младш часть адреса L (разряды с А2 по А9) возбуждает одну из 87-разр ячеек КЭШ-памяти (8 разр указыв адр одной из 256 ячеек). Старш часть адр m наз-ся тегом и сопровождает данные записываясь в один из банков КЭШ-памяти. Проц обращаясь к памяти выставляет на ША адр , младшая часть адр возбуждает обну из 256 ячеек КЭШ-памяти, старшая часть адр сравнивается с тэгами записанными в 1 и 2 блоках КЭШ-памяти если m≠Tэги это значит копии в КЭШ памяти нет и необх обращаться к глод ДОЗУ (Hit=1),



если m=Теги это означает что такой адрес уже выставлялся и инф нах-ся в КЭШ-памяти (Hit=0) и сигнал А1 ч/з мультиплексор S вы-дает на ШД 16-ти разр данные одного из банков КЭШ-памяти. V-признак истинности инф,по сбросу сбрасывается в 0 при созд копии в КЭШ устанавл в 1. S-признак старости или выборки банка.
19.Организация виртуальной памяти.

Вирт память создает у польз-ля иллюзию будто бы при небольш (ограниченных) объемах физ ОЗУ, пользов-ль имееточень большие ОЗУ. Это достигается за счет использ внешних носителей инф.(напр HDD,стримеры,CD-ROM,Zip,Flash)

256К – физ ОЗУ

ША – 23-разр -> 232=4 Гб

При орг Вирт памяти физ ОЗУ разбивается на страницы (размер произв опр-ся разработчиком).

1стр-16к=214

Все адр пространство разбивается на страницы.

Nстр=232/214=218=256к страниц.

В физ ОЗУ может нах-ся 16 стр.



М-абс номер стр L-номер ячейки на стр Р-поля признаков

Ассоциативное ОЗУ- ОЗУ в котором входной инф явл-ся данные а выходом явл адрес ячейки где эти данные нах-ся.\Контроллер Вирт памяти имеет столько ячеек АЗУ сколько физ страниц может располагаться в ОЗУ. Процессор выставляет 32-р адр на ША, АЗУ сравнивает М с М* загруженными в физ ОЗУ,если М=М*, то данная страница нах-ся в физ ОЗУ и № этой стр в физ ОЗУ задается полем К(4р), поле К возбуждает эту стр в физ ОЗУ, младш часть адреса L возбуждает ячейку памяти на выбранной странице, формируется сигнал Q который открывает буфер(Эл-т с 3 сост) и подключает физ ОЗУ с СМ. Если М≠М* это означает что данной стр в физ ОЗУ нет. Формируется сигнал Q который вызывает подп-рогр прерывания проц которой требуется загр недостающую стр внешн ЗУ (HDD) в физ ОЗУ,при этом необх-мо сделать следующее:

1)Анализируется поле признаков, проверяется поле v (v по сбросу сбрас в 0 изначально ЗУ пустое).Если осущ запись стр в физ ОЗУ в v устр 1. Чтобы уничножить стр достаточно v=0. Если v=0 значит в физ ОЗУ есть своб стр и на это место можно загр стр из внеш ЗУ .

2)Если все v=1 ,анализир признак старости стр R.Обычно признак старости R периодически сбрас в 0 по таймеру,при обращении к стр R автомат уст в 1.Если R=0 это значит что к данной стр давно не было обращений и на ее место можно загр требуемую стр, при этом возм след вариант:

а)Во время работы со старой стр команда записи не проходила, признак команды записи W=0 означает что точная копия этой стр нах-ся на винте => ее можно стирать в ОЗУ(v=0).

б)Проходила команда записи(w=1) означает что инф в ОЗУ отличается от копии на винте, тогда необходимо переписать инф с данной стр обратно на винт. Затем загрузить новую стр на место старой.

3)При работе со стр анализир-ся признаки приоритетов стр a и b.


a

b

0

0

0

1

1

0

1

1



-только для чтения ОС

-чтение + запись ОС

-чтение польз-ля + все ОС

-чт/запись польз+все ОС
Если объем стр мал, прерывание на данную стр происходит часто, “закачивается” инф маленькими порциями, но если объем стр большой прерыв происх реже, но перегоняются большие объемы инф. Для орг вирт памяти требуются средства аппаратной поддержки.
20.Общие полож.RISC-проц.Берклинская арх.

В ВТ сущ правило80/20: 80% времени уходит на выполн 20% команд отполного набора инструкций процессора. Появилась задача изобретения ориентированного процессора. Перед разрабо-тчиками RISC-проц ставятся следующие задачи:

1)Выделяется область применения и класс решаемых задач, в этих задачах выделяются наиболее часто встречающиеся команды. Выделенные команды реализуются аппаратно с max возм быстродействием, обычно одна команда выполн за 1 такт. При этом использ простые способы адресации и простые инструкции.

2)Если введение новых команд не требует существ аппаратных затрат, то они вводятся. Разр RISC-процессоров ориентируется на поддержку ЯВУ и на конвейерный тип выполнения команд. Условно выполнение любой команды можно разбить на фазы:



1 команда выполн 5 тактов, однако каждый след такт мы получаем рез-т. Все этапы выполн команды условно занимают одинаковый интервал времени. После заполнения конвейера за каждый такт на выходе имеем резкльтат=> высокая производительность.

Минус:команды должны быть одинаковы по времени.

Выполнение всех команд за одинаковое инт времени позволяет достигнуть высокой степени конвейеризации выполения процесса. Т.е. команды ктр не м/б выполнены за 1 такт реализуются на программном уровне с использованием стандартных библиотек. Основоположниками RISC архитектур явились ученые Берклинского и Старнфордского университетов.

^ Берклинская архитектура.

Анализ работы ЭВМ показывает что основные затраты времени приходятся на обращение проц к памяти и ВУ. Разработчики Берк. арх для уменьшения числа обращений к внешн памяти решили хранить всю инф в кристалле, для этого они увеличили число РОНов.

RISC II – 138 РОНов.

При выполнении программы около 70% результатов полученных от выполн предыдущей команды использ при выполн сдлед ком-ды.

138 РОНов разбили на 8 виртуальных логических окон в каждый момент времени каждая подпрогр работает с одним Вирт окном, каждое окно содержит 32 РОНа.


Верхние регистры

Локальные регистры

Нижние регистры

Глобальные регистры
31 6

10

6

9 10

0

Нижн рг – результаты выполнен предыдущей команды и они явл верхн для след процедуры.

Глоб переменные доступные для всех процедур.

Все память РОНов поделена на пересекающиеся виртуальные регистровые окна, результат проц А нах-ся в нижн рег окна А которые одновр явл верхн рег окна В и служат исходной инф для процедуры В такая орг.перекр окон позволяет сократить число команд пересылок физ инф м/у РОНами.
Глобальные регистры дотупны из любого виртуального окна. Дальнейшее увеличение числа РОНов приводит к увеличению паразитных емкостей внутренне системной магистрали (внутри кристалла). Это приводит к снижению тактовой частоты процессора

21.Старнфордсая структура

Разработчики ставили первой целью уменьшение аппаратных затрат (РОН) вследствие чего достигается увел такт частоты.

1)^ Построение оптимизирующего компилятора

Его функции: а)Предотвращение (уменьшение) числа “ломок” конвейера. Конвейер ломается из-за неготовности результата выполнения предыдущей команды или при наличии команд условного и безусловного переходов. Конвейерная выборка команд дает выигрыш в производительности в основном не линейных участках программ. Чтобы конвейер не ломался компилятор должен загружать пустые команды NOP, более интеллектуальный компилятор должен менять последовательности команд (II) т.к. загр команда в конвейер все равно выполнится.

I II



2)Для оптимизации работы аппаратных ресурсов разработчики компилятора использовали метод окрашенных графов



Использование вышеуказанного подхода позволяет резко сократить число РОНов но увеличивает сложность оптимизир-го компилятор

Достоинства:

Беркл 1)Простота программ-я 2)Min число пересылок инф 3) Min число обращений к внешн ЗУ.

^ Старн 1)Min аппаратн затраты 2) Max тактовая частота

Недостатки:

Бекрл 1)Большие аппаратн затраты 2) Низкая тактовая частота

Старн 1) Сложность компилятора 2) Сложность прогр-я

Современные RISC проц-ры обычно испоьз от 32 до 128 РОНов. Тактовая частота 100MHz – 40-50 MHz.
22.Машины упр потоками данных(DF-машины)

Осн особенность таких машин отсутствие в них счетчика команд.

Машина Массачуссетского технолог ун-та



Команда выполняется тогда когда готова командная ячейка.

УУ- ч/з схему селекции отправляет в процессорный блок те командные ячейки для которых определены операнды. Предпола-гается что все команды выполняются за 1 такт.(1 инт времени)

Использование микропроцессорной машины с применением командных ячеек позволяет распараллеливать исходный алгоритм где команды выполняются по мере готовности операндов (не нужен счетчик команд).

Пример: x1,2=(-b±(b2-4*a*c))/2*a






1 такт Я0 Я1 Я2 Я3

2 такт Я4

3 такт Я5

4 такт Я6

5 такт Я7,Я8

6 такт Я9,Я10

Коэфф распараллеливания Кр=11/6=1,8.

Машина управляемая по запросу- выполняет команды по мере необ

ходимости . Главная машина анализирует исходный алгоритм разбивает его на командные составляющие и поставляет запросы подчиненным машинам на формирование требуемых фрагментов алгоритма. Так же происх распараллеливание но фрагменты алго-ритма по мере выполнения возвращаются в главную машину.

23.Pentium

С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.

ША-32 ШД-64(внешн) ШД-32(внутр)



БФА –блок формирования адреса

СППЗ – сопроцессор с плавающей запятой

Процессор имеет суперскалярную архитектуру (закладывается параллелизм) и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.

В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится. Это позволяет не ломать “логику” конвейера.

БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное.

Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)
24.Pentium II,Pentium Pro



УРК- устр распред команд.

Процессор имеет суперскалярную архитектуру и на кристалле располагается двухуровневая КЭШ. 16кб КЭШ команд и 16кб КЭШ данных. КЭШ 2-го ур-ня (общая)(128k-2mb). Одновременно работают до5-ти аппаратных ресурса (5 команд может выполн одновременно). Проц имеет 11-ти ступ конвейер т.е. все команды выполняются за 11 тактов. Команда из КЭШ памяти поступает в ДШК, УРК формирует блоки из кодов команд и операндов ктр загружаются в пул команд, ДШ команд из цикла выбирает те команды которые для которых определены операнды и есть свободные аппаратные ресурсы, команды выполн аппаратными ресурсами и возвращаются обратно в пул команд. Блок отката выбирает из пула команд выполненные ком-ды и восстанавливает последовательность выполнения команд в соотв с программой. Результат отправляется в КЭШ данных 1-го уровня.

Процессор относится к разряду машин управляемых потоком данных. Проц имеет несколько напряж питания : вычислительное ядро запитывается напряж-ем 2,3В, микросхема обвязки (внешний уровень) повышенным, мощность потребл достигает 40Вт. Прой имеет встроенный датчик температуры и встроенный АЦП, а также требует внешней системы охлаждения. Потребляемый ток 15-20 А.
25.Pentuim VI

Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер). Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)



БЦР- блок целочисленных регистров

FPU- сопроцессор с плавающей запятой

MMX-Multi Media Extraction

Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня. Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу.

11-почти всегда

10-часто

01-редко

00-практически никогда

Если по адресу обратились то увел на 1, если не угадали то -1.

При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00).

ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды. Выбранные МК ставятся в очередь МК, в очереди нах-ся до 126 МК это позволяет блоку распредел ресурсов выбирать из очереди МК те МК для которых свободны аппаратные ресурсы(спекулятивная выборка команд). 126 МК позволяют заглянуть вперед на 40 команд ассемблера.

SISD - 1 команда - 1 данные(32р слова)

SIMD – 1 команда –группа данных

64 разр Рг=1х64р/слова=2х32р/слова=

=8хр/слова. В команде до 8 байтовых данных.

В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.

Блок FPU содержит SI(0..7)-64 разр регистра.

SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.

Главная задача процессора (РIV)  обработка мультимедийный приложений.

Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)

Вид приложения

Повышение производ по сравн с PIII

1)Обработка целых чисел(Spec Int200)

23%

2)Обработка чисел с плавающ запятой (Spec fp2000)

79%

3)Кодирование аудио сигналов MP3 Plud 1.3

25%

4)Распознавание речи

27%

5)3D игры (Quake III)

44%

26.ППИ

Мксх поддержки по мат. плате – группа чипсет. ППИ предн. для подкл. периферийных устройств к СМ.



Все 4 канала независимы друг от друга и могут использ. как на ввод так и на вывод инфы. Порт- совокупность регистра и ШФ. РУС –регистр управляющего слова.



  1   2   3



Скачать файл (228 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации