Logo GenDocs.ru

Поиск по сайту:  

Загрузка...

Лекции по проектированию цифровых устройств - файл 4_Интегральные триггеры.doc


Лекции по проектированию цифровых устройств
скачать (813.3 kb.)

Доступные файлы (11):

1_Основы алгебры логики.doc188kb.08.07.2004 05:33скачать
2а_минимизация.doc519kb.08.07.2004 06:16скачать
2_Проектиров цифр устр.doc174kb.08.07.2004 05:41скачать
3a_применение мультиплексоров.doc287kb.01.12.2001 00:22скачать
3b_Cумматоры.doc176kb.08.07.2004 05:53скачать
3c_интегральные сумматоры.doc202kb.08.07.2004 05:59скачать
3_Типовые комбинационные устройства.doc242kb.08.07.2004 06:25скачать
4_Интегральные триггеры.doc388kb.08.07.2004 06:04скачать
5_задержки в цифровых цепях.doc100kb.01.09.2004 20:00скачать
6_Проектир последоват схем.doc276kb.14.01.2007 17:22скачать
ПЦУ_программа_2002.doc111kb.01.09.2004 20:07скачать

4_Интегральные триггеры.doc

ИНТЕГРАЛЬНЫЕ ТРИГГЕРЫ




Классификация триггерных схем



Интегральный триггер в общем случае состоит из статистической ячейки памяти (Б.Я.–бистабильная ячейка) и схемы управления.



Рис.1. Обобщенная схема интегрального триггера.
Бистабильная ячейка представляет собой запоминающий элемент на двух инвертирующих логических элементах с перекрестными связями. Структурные схемы и условные обозначения бистабильной ячейки в базисах И-НЕ и ИЛИ-НЕ приведены на рис.2а и 2б соответственно.



Рис.2. Функциональные схемы триггеров на логических

элементах И-НЕ (а) и ИЛИ-НЕ (б).
Триггер является парафазным или однофазным в зависимости от числа используемых выходов(2 или 1). S–set, R–reset. Для триггера в базисе И-НЕ запрещена комбинация 0,0 на входе, а для триггера на ИЛИ-НЕ  1,1. При одновременном снятии сигналов соответствующих запрещенной комбинации триггер окажется в непредсказуемом состоянии. Состояния триггеров определяются таблицами 1а и 1б соответственно.

х–неопределенное состояние.
Таблица 1а. Состояний триггера на элементах И-НЕ.

S

R

Q

Q

0

0

X

X

0

1

1

0

1

0

0

1

1

1

Q(t–1)

Qn–1



Таблица 1б. Состояний триггера на элементах ИЛИ-НЕ.

S

R

Q

Q

0

0

Qn–1

Qn–1

0

1

0

1

1

0

1

0

1

1

X

X


В зависимости от типа используемых элементов памяти подразделяют: статические, статико–динамические, динамические триггеры.

Триггеры, использующие статические элементы памяти могут быть статическими или динамическими. Динамические триггеры строятся в основном на МДП-транзисторах.

^ По способу записи входной информации триггеры делятся на асинхронные и синхронные (тактируемые).

В асинхронном триггере запись происходит при смене управляющих сигналов, то есть выходная информация в любой момент времени соответствует – выходной (с поправкой на время переходных процессов).

Если изменение состояния триггера возможно лишь при подаче на специальный вход С синхронизирующего (тактирующего) импульса, то такой триггер называют синхронным. Эти триггеры могут синхронизировать уровнем или фронтом (срезом) синхроимпульса.

Таким образом, по способу управления триггера входными и синхросигналами различают:

–управляемые уровнем синхроимпульса;

–управляемые фронтом (срезом) тактовых сигналов (для синхронизации);

– управляемые фронтом срезом информационных сигналов (для асинхронных);

– двухступенчатые (состоящие из двух триггеров–главного и вспомогательного).

Основная особенность триггеров, управляемых уровнем синхронизирующего сигнала, состоит в том, что информация на входе передается на выход во время действия уровня синхросигнала и изменение её в это время недопустимо (повлечёт изменение состояния). Помехозащищённость синхронных триггеров выше, так как помеха может повлиять на состояние триггера лишь в течении малого времени действия синхроимпульса. Применение синхронных триггеров позволяет существенно упростить цифровые устройства и их проектирование потому, что упрощается борьба с состязаниями в логических цепях.

Следует помнить, что в сложных устройствах с цепями обратных связей, применение синхронизируемых уровнем триггеров возможно лишь в случае, если длительность синхроимпульса меньше времени установления цепи, но достаточна для срабатывания триггера.

В триггерах синхронизируемых фронтом состояние изменяется лишь один раз за время действия синхроимпульса в момент его фронта (спада).

В дискретной электронике синхронизация осуществляется короткими импульсами, выделяемыми дифференцирующими цепями. В потенциальных сериях элементов для этого используются специальные схемные решения.

Двухступенчатые триггеры содержат две бистабильные ячейки со своими схемами управления. Главный триггер выполняет основную логическую функцию, а вспомогательный предназначен для последующего запоминания состояния главного триггера.

Управляющая связь между ними может осуществляться тремя способами:

– инверсией тактового импульса;

– блокировкой входов вспомогательного триггера сигналами со схемы управления главным триггером;

– блокировкой входов главного триггера сигналами управления вспомогательным триггером.

В двухступенчатых триггерах главный и вспомогательный триггеры срабатывают в различные моменты времени.

В зависимости от логической функции, выполняемой схемой управления, различают следующие основные триггеров:

RS – триггеры;

Д – триггеры;

ДV – триггеры;

IK – триггеры;

T – триггеры;

TV – триггеры.

Рассмотрим поочерёдно устройство и изучим работу этих триггеров.

RS–триггеры
Асинхронный RS-триггер
Ранее мы рассмотрели устройство бистабильной ячейки, которая и представляет собой асинхронный RS–триггер. Здесь приведём лишь временные диаграммы RS–триггера на элементах И-НЕ и его характеристическое уравнение:

т.к. .



Рис.3. Условное графическое обозначение триггера, диаграмма состояний и временные диаграммы.
Асинхронный RS-триггер
Как отмечалось ранее, триггеры этого типа обладают повышенной помехозащищенностью. Ниже приведена структура и временные диаграммы RS–триггера тактируемого уровнем. Диаграммы иллюстрируют изменение выходного сигнала Q в момент действия высокого уровня синхросигнала - С и нечувствительность триггера к входным сигналам при отсутствии синхроимпульса.


Рис.4. Функциональная схема и временные диаграммы триггера, тактируемого уровнем.
Двухтактный RS-триггер
Его схема условное графическое обозначение и временные диаграммы приведены на рис.5.



Рис. 5. Двухтактный RS-триггер. Функциональная схема, временные диаграммы и условное графическое обозначение.
На элементах D1.3 и D1.4 реализован основной триггер, а на элементах D2.3 и D2.4 – вспомогательный. Элемент D3.1 инвертирует синхросигнал. При активном синхросигнале основной триггер работает в режиме прямой трансляции входных сигналов, а вспомогательный хранит предыдущее значение. При низком уровне синхросигнала на входе триггера в режим прямой трансляции переходит вспомогательный триггер. Выходной сигнал триггера изменяется по спаду синхроимпульса, т.е. имеет место задержка. В отдельных случаях это может быть неприемлемо. Триггер, тактируемый фронтом импульса, лишен этого «недостатка».
^ RS-триггер тактируемый фронтом синхросигнала
Рассмотрим схему RS–триггера тактируемого фронтом импульса.


Рис. 6. Синхронизируемый фронтом RS-триггер. Функциональная схема,

временные диаграммы и условное графическое обозначение.
Схема содержит два триггера-защелки на элементах D1.1, D1.2 и D1.3, D1.4 соответственно и вспомогательный триггер D2.1, D2.2. Жирными штриховыми линиями на рис.6. выделены связи взаимной блокировки.

При подаче синхросигнала и наличии одного 0, например, на входе , первый триггер-защелка запоминает его. Одновременно он блокирует второй триггер-защелку. Теперь триггеры-защелки нечувствительны к любым изменениям S и R. Триггер хранения устанавливается в единицу в соответствии с значениями входных сигналов. Таким образом фиксируется информация на момент фронта синхроимпульса. Особенностью триггера является переключение его при изменении входных сигналов, а не по фронту синхроимпульса, если на момент этого фронта оба входных сигнала были равны единице.

D–триггеры


Все альтернативные варианты триггеров можно рассматривать как модификации RS-триггера, исключающие или использующие запрещенную комбинацию для расширения функциональных возможностей.
^ Асинхронный D–триггер
Асинхронный D – триггер (от англ. Delay - задержка) отличается от RS – триггера тем, что в нём исключено появление запрещённых комбинаций входных сигналов, так как имеется лишь один D–вход. Характеристическое уравнение триггера: Q=D.

Достигается это введением дополнительного инвертора. Структура и таблица функционирования приведены ниже.



Рис. 7. Асинхронный D-триггер. Функциональная схема и временные диаграммы.
Таблица 2. Таблица состояний D-триггера

D

Q n+1

0

0

1

1


Схема триггера интересна лишь с познавательной точки зрения, т.к. может быть заменена отрезком провода (без учета задержки). Иногда такой триггер называют прозрачным.

D–триггер, тактируемый уровнем синхросигнала


Элемент D1.1 выполняет функции инвертора и ключа, что позволяет несколько упростить схему (рис.8). Диаграммы иллюстрируют особенности синхронизации триггера уровнем (выходной сигнал изменяется во время высокого уровня синхросигнала).



Рис. 8. Синхронизируемый уровнем D-триггер. Функциональная схема

и временные диаграммы.

Двухтактный D–триггер




Рис. 9. Двухтактный D-триггер. Функциональная схема, временные диаграммы

и условное графическое обозначение.
Главный триггер на элементах D1.1- D1.4 является триггером типа D, а вспомогательный на элементах D2.3-D2.4 – RS-типа. Элемент D3.1 инвертирует тактовую последовательность, а D2.1 - D2.2 выполняют роль ключей. Как и для RS-триггера выходные значения задержаны на величину длительности импульсов синхронизации (детально работа двухтактных триггеров рассматривалась на примере RS-триггера).

Пунктиром показано как D–триггер преобразуется в комбинированный DRS–триггер.
D–триггер, синхронизируемый фронтом
D–триггер с динамическим управлением получает из RS–триггера, синхронизируемого фронтом. Для этого вход обозначается как D и вводится связь на с выхода элемента D1.4 (см. рис.6). Поскольку у такого триггера один информационный вход, то он всегда переключается по фронту синхросигнала.
Т – триггеры
Это триггер, работающий в счётном режиме. Его таблица функционирования приведена ниже. Триггер может быть получен преобразованием RS, D и IK– триггера.

Таблица 3. Таблица состояний T-триггера.

Т

Q n+1



0

Q n



1



Q n



Построение Т – триггера из RS–триггера.



Рис.10. Т-триггер из RS-триггера.

Построение Т – триггера из D–триггера.



Рис.11. Т-триггер из D-триггера.
Следует обратить внимание, что в схемах 10 и 11 использованы триггеры, тактируемые фронтом синхросигнала. Возможно также применение двухтактных триггеров. Использование триггеров тактируемых уровнем синхросигнала приводит к возникновению непрерывной генерации во время активного уровня синхросигнала (ранее отмечалась особенность функционирования схем с обратной связью на синхронизируемых уровнем триггерах). Можно подобрать длительность синхросигнала при которой работа Т-триггера станет устойчивой. Однако триггер будет чувствителен к условиям эксплуатации.

JK–триггеры
JK–это универсальный триггер. Входы J и K эквивалентны S и R входом, но запрещенных комбинаций нет. При J,K=’1’триггер обращается в счетный. Таблица его функционирования приведена ниже. (Таблицы функционирования важны для словарного метода синтеза последовательностных устройств и, поэтому, следует запомнить).

Таблица 4. Таблица состояний JK-триггера

J

K

Qn+1



0

0

Q n



0

1

0

1

1

0

1

0

1

1



Q n


Пример: Построить, опираясь на таблицу направленный граф триггера.



JK-триггер представляет собой RS-триггер с перекрестными обратными связями. Асинхронный и синхронизируемый уровнем триггеры представлены лишь для общности, т.к. им свойственны те же проблемы, что и рассмотренным выше Т-триггерам.



Рис.12. JK-триггер. Функциональная схема и условное обозначение.
На схеме рис.12 показано как строится асинхронный JK–триггер из RS-триггера. Штриховой линией показаны связи, позволяющие ввести синхронизацию уровнем в JK-триггер.

Двухступенчатый и синхронизируемый фронтом JK–триггер получается на базе соответствующих схем RS-триггеров.
^ Триггеры ИС памяти
Одиночные триггеры в качестве ячеек памяти современных ЭВМ практически не используются. При этом для организации оперативной памяти ЭВМ используют регистры и специальные микросхемы памяти. Поскольку ИС ОЗУ имеют очень большую ёмкость, то построение их по традиционным схемам практически исключено.

Структура ИС ОЗУ содержит т.н. накопитель и схемы обслуживания (буферы, дешифраторы, усилители записи считывания, схемы управления и синхронизации). Накопитель - это массив бистабильных ячеек имеющих адресные шины, по которым осуществляется выбор нужных ячеек памяти, и разрядные шины, по которым передаётся информация.

Основные требования к ячейкам памяти ИС – это быстродействие, экономичность, простота. Требования к помехоустойчивости невысокие, так как уровень помех внутри ИС относительно мал из–за незначительной величины паразитных ёмкостей.

Наиболее ранняя схема на БТ – ячейка на двухэмиттерных транзисторах.




Рис.13. Ячейка памяти на двухэмиттерных транзисторах.
Схема представляет собой модифицированный триггер с непосредствен-ными связями (VТ1-VТ2). Основная его особенность – малое напряжение питания и, следовательно, высокая экономичность.

В невыбранном режиме напряжение на шинах адреса ША1 и ША2 отличаются на 0.2–0.3В и ток течет через открытый VТ1 (VТ2) на шину адреса ША2.

В выбранном режиме записи или чтения ток течет через дополнительные эмиттеры за счет повышения потенциалов на ША1 и ША2, причем Uша2 выше потенциалов эмиттеров подключенных к разрядным шинам РШ1, РШ2. Открытый транзистор VТ1 (VТ2) отсасывает ток генератора I2, а дифференциальный усилитель VТ5,VТ6 передает информацию на выход. В режиме записи на базы VТ3 и VТ4 поступают потенциалы со схемы управления, смещающие их в разных направлениях. При этом происходит запись. В режиме хранения VТ3 и VТ4 закрыты низкими потенциалами на их базах. При этом ток хранения I≈50мка, а в режиме - выбора I=1ма.

Аналогично строятся ячейки по схемотехнике ИИЛ (интегральная инжекционная логика).

Рис.14. Ячейка памяти на двухэмиттерных транзисторах.
Площадь такой ячейки в 2–4 раза меньше, чем у рассмотренной выше. Ток хранения - Ixр составляет доли микроампера. Запись осуществляется подачей тока I на 2–3 порядка больше Ixр на ША или подачей напряжения U выборки. Одновременно на РШ1, РШ2 подается разность потенциалов ΔUрш записи ≥ m φт ln B.

При чтении либо подаётся импульс выборки и потенциалы шин РШ1 и РШ2 делаются одинаковыми (требуется усилитель чтения с низким входным сопротивлением, фиксирующий разность токов), либо к РШ подключают генераторы равного тока, и тогда изменяются потенциалы разрядных шин.


Скачать файл (813.3 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации