Logo GenDocs.ru

Поиск по сайту:  

Загрузка...

Лабораторные работы на VHDL под САПР Active-HDL (1-7) - файл Лабораторная работа 1.DOC


Лабораторные работы на VHDL под САПР Active-HDL (1-7)
скачать (973.7 kb.)

Доступные файлы (239):

library.cfg
0lock.mgf
1lock.mgf
3lock.mgf
bde.set
contents.lib~
lock.epr
lock.erf
lock.top
sources.sth
compile.cfg
elaboration.log
lock.adf
lock.LIB
lock.wsp
console.log
projlib.cfg
locks.vhd
Waveform Editor 3.awf
LOck_control.aws
LOck_control.wsw
Thumbs.db
Лабораторная работа 1.DOC84kb.13.02.2008 03:31скачать
Титул1.DOC27kb.20.02.2008 03:33скачать
0lcd.mgf
1lcd.mgf
3lcd.mgf
bde.set
contents.lib~
INDIC.vec
lcd.epr
lcd.erf
sources.sth
compile.cfg
elaboration.log
lcd.adf
lcd.LIB
lcd.wsp
console.log
ind.htm4kb.13.02.2008 22:54скачать
PLI.INI
projlib.cfg
ind2way.vhd
ind.awf
indicator.vhd
INDIC.awf
lcd.aws
lcd.wsw
library.cfg
Thumbs.db
Лабораторная работа2.DOC235kb.25.03.2008 23:51скачать
Титул2.DOC29kb.05.03.2008 00:59скачать
automake.log
lock_controller.bld
lock_controller.cmd_log
lock_controller_last_par.ncd
lock_controller.lso
lock_controller_map.ncd
lock_controller_map.ngm
lock_controller.mrp
lock_controller.nc1
lock_controller.ncd
lock_controller.ngc
lock_controller.ngd
lock_controller.ngm
lock_controller.ngr
lock_controller.pad
lock_controller_pad.csv
lock_controller_pad.txt22kb.27.02.2008 03:16скачать
lock_controller.pad_txt
lock_controller.par
lock_controller.par_nlf
lock_controller.pcf
lock_controller.placed_ncd_tracker
lock_controller.prj
lock_controller.routed_ncd_tracker
lock_controller.stx
lock_controller.syr
lock_controller_timesim.nlf
lock_controller_timesim.sdf
lock_controller_timesim.vhd
lock_controller.twr
lock_controller.twx
lock_controller.vhdsim_par
lock_controller.xpi
Lock.dhp
Lock.npl
netlist.lst
coregen.rsp
ednTOngd_tcl.rsp
lock_controller.xst
Lock_flowplus.gfl
Lock.gfl
map.log
nc1TOncd_tcl.rsp
netgen_par_tcl.rsp
par.log
posttrc.log
runXst_tcl.rsp
__projnav.log
.untf
hdllib.ref
hdpdeps.ref
vhpl00.vho
vhpl01.vho
library.cfg
lock_for_sintesing.aws
lock_for_sintesing.wsw
0lock_sint.mgf
1lock_sint.mgf
bde.set
contents.lib~
lock_sint.epr
lock_sint.erf
lock_sint.top
sources.sth
compile.cfg
elaboration.log
lock_sint.adf
lock_sint.LIB
lock_sint.wsp
console.log
projlib.cfg
Behav_after_sint_Waveform.awf
Behaviour_Waveform.awf
lock_sin.vhd
Thumbs.db
Лабораторная работа3.DOC457kb.05.03.2008 00:39скачать
Титул3.DOC29kb.27.02.2008 10:32скачать
library.cfg
0log.mgf
1log.mgf
3log.mgf
bde.set
contents.lib~
log.epr
log.erf
log.top
sources.sth
compile.cfg
elaboration.log
console.log
log.adf
log.LIB
log.wsp
projlib.cfg
all.awf
log_el.vhd
Wform_behav_LESS_in.awf
Wform_behav_more_5_ns.awf
Wform_behav_more_in.awf
log_ellement.aws
log_ellement.wsw
Thumbs.db
Лабораторная работа41.DOC441kb.12.03.2008 03:18скачать
Титул41.DOC29kb.12.03.2008 03:10скачать
0LabWait.mgf
1LabWait.mgf
3LabWait.mgf
bde.set
contents.lib~
LabWait.epr
LabWait.erf
sources.sth
wave59.dat
compile.cfg
elaboration.log
LabWait.adf
LabWait.LIB
labwait.wsp
Compare_Waveform.htm4kb.19.03.2008 02:33скачать
console.log
midleform.htm4kb.19.03.2008 01:45скачать
projlib.cfg
Lwait.vhd
midleform.awf
Wform1.awf
Wform2.awf
Lab_W.aws
library.cfg
Thumbs.db
Лабораторная работа5.DOC135kb.08.04.2008 19:08скачать
Титул5.DOC31kb.25.03.2008 22:52скачать
Lab_Registr.aws
library.cfg
0Regist.mgf
1Regist.mgf
3Regist.mgf
bde.set
contents.lib~
Regist.epr
Regist.erf
sources.sth
compile.cfg
elaboration.log
console.log
reg_posl_mid.htm8kb.08.04.2008 20:17скачать
projlib.cfg
Regist.adf
Regist.LIB
regist.wsp
registr_posl.vhd
Registr.vhd
Reg_par.awf
reg_posl.awf
Thumbs.db
Лабораторная работа6.DOC239kb.08.04.2008 20:07скачать
Титул6.DOC31kb.08.04.2008 20:29скачать
keys.asf
keys.prc
Key_word.aws
Key_word.wsw
0lab_key.mgf
1lab_key.mgf
3lab_key.mgf
bde.set
contents.lib~
keys.erf
keys.oid
keys.vhd
keys.vhi
lab_key.epr
lab_key.erf
lab_key.top
sources.sth
compile.cfg
elaboration.log
fsm.set
lab_key.adf
lab_key.LIB
lab_key.wsp
console.log
projlib.cfg
lab_scan.awf
Waveform Editor 1.awf
library.cfg
Thumbs.db
Лабораторная работа7.DOC243kb.30.04.2008 01:16скачать
Титул7.DOC30kb.23.04.2008 03:13скачать

содержание

Лабораторная работа 1.DOC





Автоматизированное проектирование цифровых устройств

Лабораторная Работа № 1


    ТЕМА: моделирование

      ЦЕЛЬ: Приобрести навыки создания и компилирования VHDL-модели устройства, моделирования его, а также изучить применение стимуляторов для моделирования устройств в среде Active-HDL.

теоретические сведения:


Для начала процесса моделирования необходимо иметь саму тестируемую VHDL-программу, а также план тестов, представленный в виде последовательности значений входных сигналов и требуемых реакций устройства. Разработка тестов достаточного объема для сложных устройств является отдельной сложной проблемой, которой посвящены многие учебники и научные работы.
В ходе компиляции текст программы проверяется на наличие ошибок и транслируется в некий промежуточный код или внутреннее представление программы. Пользователю знать детали этого кода не нужно, однако запустить моделирование без компиляции не получится.

Так как сигналы VHDL-моделей устройства изменяются в модельном времени, то необходимо определить, в течении какого же промежутка времени на входе устройства должна удерживаться каждая из тестовых комбинаций. Так как на данном этапе проектирования реальные задержки в цифровом устройстве неизвестны и в программе величины задержек не указаны, то в данном случае срабатывание устройства происходит мгновенно и промежутки времени можно выбирать любыми. Однако нужно помнить, что такой подход возможен только на начальных этапах!


Описание стимуляторов:

  1. Стимулятор Clock генерирует ступенчатый сигнал с заданным периодом и процентным соотношением длины части периода с сигналом 0 к общей длине сигнала за период.

  2. Стимулятор Formula генерирует сигнал, который ввёл пользователь. Для этого вводится побитовое значение сигнала и указывается время моделирования, во время которого сигнал должен иметь это значение.

  3. Стимулятор Value задаёт сигналу введённое постоянное значение на время моделирования.

  4. Стимулятор Hotkey изменяет значение сигнала с 0 на 1 или наоборот при нажатии выбранной клавиши.

  5. Стимулятор Counter пересчитывает значение сигнала через определённый промежуток времени.

  6. Стимулятор Predefined позволяет изменять значение каждого бита сигнала, предварительно выбрав тип стимулятора (Clock или Formula).

  7. Стимулятор Custom генерирует диаграмму, которая сформирована в окне редактора диаграмм.

  8. Стимулятор Random генерирует произвольное(случайное) значение сигнала через определённый промежуток времени.


ЗАДАНИЕ:

  1. Создайте новый проект под названием Lock_Controller в рабочей среде Lab_Works;

  2. Добавьте к проекту VHDL-файл Lock_Controller и поместите в него текст программы.

  3. Скомпилируйте полученную VHDL-модель устройства (устройство управления цифровым кодовым замком имеет 10 одноразрядных входов, каждый из которых присоединен к кнопке с цифрой (0 … 9). Если кнопка нажата, то на соответствующий вход подается логическая единица. При нажатии одновременно на три ключевые кнопки (3, 6, 8) на выход устройства подается значение ‘1’, обеспечивающее открытие замка. Если при этом нажата хотя бы одна из семи оставшихся кнопок, то открытие замка блокируется и на выход подается ‘0’.

  4. ) и п

  5. ромоделируйте его.

  1. Испытайте устройство в 4-х режимах:

  1. Ни одна из кнопок не нажата (на выходе должен получиться 0)

  2. Нажата «неправильная» комбинация из трех кнопок, например 0+1+2 (на выходе должен получиться 0)

  3. Нажата комбинация из 4-х кнопок, включая все ключевые (3, 6, 8) и одну «неправильную», например, 7, (на выходе должен получиться 0)

  4. И, наконец, нажата «правильная» комбинация кнопок (на выходе должна получиться 1)

^ КОД ПРОГРАММЫ

library IEEE;

use IEEE.STD_LOGIC_1164.all;


entity Lock_Controller is

port(

B: in STD_LOGIC_VECTOR(9 downto 0);

Lock : out STD_LOGIC);

end Lock_Controller;

architecture Lock_Controller of

Lock_Controller is

begin

Lock <= (B(3) and B(6) and B(8))

and not (B(0) or B(1) or

B(2) or B(4) or B(5) or

B(7) or B(9) );

end Lock_Controller;
^ ВРЕМЕННЫЕ ДИАГРАММЫ




ВЫВОД:

В ходе лабораторной работы я изучил компилирование VHDL-модели устройства, его моделирование в рабочей среде Active-HDL и использование различных симуляторов, которые позволяют изменять сигнал в необходимой форме.

VHDL-модель цифрового устройства была создана правильно, так как её компиляция прошла успешно. Так как сигналы VHDL-модели устройства изменяются в модельном времени, то необходимо было определить, в течение какого же промежутка времени на входе устройства должна удерживаться каждая из 4-х тестовых комбинаций. Так как на данном этапе проектирования реальные задержки в цифровом устройстве были неизвестны и в программе величины задержек не были указаны, то в данном случае срабатывание устройства происходило мгновенно, и промежутки времени можно было выбрать любые и, следовательно, я выбрал промежутки времени равные 10ns. Протестировав устройство в 4-х режимах, я получил требуемые результаты. Следовательно, моделирование показало, что устройство работает правильно.







Скачать файл (973.7 kb.)

Поиск по сайту:  

© gendocs.ru
При копировании укажите ссылку.
обратиться к администрации